JP2004363457A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】複雑なプロセスを必要とすることなく、メモリセルのプラズマダメージを抑制することの可能な不揮発性半導体記憶装置及びその製造方法を提供すること。
【解決手段】半導体基板1上に第1のゲート絶縁膜4を介して形成されたフローティングゲート5上に、第1の絶縁膜6を介してコントロールゲート7の形成された二層ゲート構造のメモリセルを備え、前記メモリセルの側部及び前記半導体基板に第2の絶縁膜8を介して接し、L字型の断面形状を有する側壁9を具備する。
【選択図】 図1
【解決手段】半導体基板1上に第1のゲート絶縁膜4を介して形成されたフローティングゲート5上に、第1の絶縁膜6を介してコントロールゲート7の形成された二層ゲート構造のメモリセルを備え、前記メモリセルの側部及び前記半導体基板に第2の絶縁膜8を介して接し、L字型の断面形状を有する側壁9を具備する。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、FlashE2PROM等の不揮発性半導体記憶装置及びその製造方法に関する。
【0002】
【従来の技術】
近年、不揮発性半導体記憶装置として、FlashE2PROMが用いられている。これは、電荷蓄積層となるフローティングゲートと、絶縁膜を介してその上に形成されるコントロールゲートの2層からなるメモリセルと、電源の異なる2種のトランジスタ(以下Tr)、すなわちHigh Voltage系の第1MOSTr、Low Voltage系の第2MOSTrを1チップに搭載したものである。
【0003】
図8にメモリセルの断面図を示す。図に示すように、P型半導体基板101にはn+のソース/ドレイン領域102、103が形成され、この上にゲート絶縁膜104を介してフローティングゲート105、さらに絶縁膜106を介してコントロールゲート107が形成され、さらに、半導体基板及びゲート側面を含む全面に後酸化膜108及び層間絶縁膜131が形成されている。ソース/ドレイン領域上のゲート間にはコンタクト132が形成され、Al等の配線133と接続されている。
【0004】
【発明が解決しようとする課題】
このようなFlashE2PROMのメモリセルにおいて、ソース/ドレイン領域上にコンタクトホールを開口する際、Contact−RIE(Reactive Ion Etching)等により、メモリセルがプラズマダメージを受け、膜質劣化、破壊が生じてしまい、歩留、信頼性が低下するという問題があった。
【0005】
そこで、メモリセルのプラズマダメージを抑制するため、メモリセルに絶縁膜からなる側壁を設けることが検討されたが、特に大きな影響を受けるゲート絶縁膜におけるプラズマダメージを抑制するために十分な膜厚の側壁を形成することが困難であり、共に搭載されるMOSTrから独立したプロセスが必要となってしまう。
【0006】
そこで、本発明は、従来の不揮発性半導体記憶装置及びその製造方法における欠点を取り除き、複雑なプロセスを必要とすることなく、メモリセルのプラズマダメージを抑制することの可能な不揮発性半導体記憶装置及びその製造方法を提供することを目的とするものである。
【0007】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、半導体基板上に第1のゲート絶縁膜を介して形成されたフローティングゲート上に、第1の絶縁膜を介してコントロールゲートの形成された二層ゲート構造のメモリセルを備え、前記メモリセルの側部及び前記半導体基板に第2の絶縁膜を介して接し、L字型の断面形状を有する側壁を具備することを特徴とするものである。
【0008】
また、本発明の不揮発性半導体記憶装置においては、前記第2の絶縁膜の形成された位置における前記側壁と前記第2の絶縁膜との膜厚の和d1と、前記半導体基板上に形成された前記第3の絶縁膜直上における前記側壁と前記第2の絶縁膜の膜厚との和d2が、
0.2≦d1/d2≦0.4
であることを特徴としている。
【0009】
さらに、本発明の不揮発性半導体記憶装置においては、前記半導体基板上に形成された前記第3の絶縁膜直上における前記側壁と前記第2の絶縁膜との膜厚の和d2が、
1100Å≦d2≦2200Å
であることを特徴としている。
【0010】
そして、本発明の不揮発性半導体記憶装置の製造方法は、半導体基板上にゲート絶縁膜を介して形成されたフローティングゲート上に、第1の絶縁膜を介してコントロールゲートの形成された二層ゲート構造のメモリセルを形成する工程と、前記メモリセル表面及び半導体基板上に第2の絶縁膜を形成する工程と、前記第2の絶縁膜上に第3の絶縁膜、この第3の絶縁膜と異なる第4の絶縁膜を順次形成する工程と、前記第4の絶縁膜を、前記メモリセル側部部分を残してエッチングする工程と、前記第4の絶縁膜の残された部分をマスクとして、前記第3の絶縁膜をエッチングするとともに、前記第4の絶縁膜を全て除去することにより、前記メモリセル側部にL字型の断面形状を有する側壁を形成する工程を備えることを特徴とするものである。
【0011】
また、本発明の不揮発性半導体記憶装置の製造方法においては、前記半導体基板上に第2のゲート絶縁膜を介して第1のMOSトランジスタを形成する工程と、 前記第1のMOSトランジスタ上に前記第2の絶縁膜を形成する工程と、前記第2の絶縁膜上に前記第3の絶縁膜、前記第4の絶縁膜を順次形成する工程と、前記第4の絶縁膜を、前記第1のMOSトランジスタ側部部分を残してエッチングする工程と、前記第4の絶縁膜の残された部分をマスクとして、前記第3の絶縁膜をエッチングするとともに、前記第4の絶縁膜を全て除去することにより、前記第1のMOSトランジスタ側部にLDD側壁を形成する工程を備えることを特徴としている。
【0012】
さらに、本発明の不揮発性半導体記憶装置の製造方法においては、前記半導体基板上に第3のゲート絶縁膜を介して第2のMOSトランジスタを形成する工程と、前記第2のMOSトランジスタ上に前記第2の絶縁膜を形成する工程と、前記第2の絶縁膜上に前記第3の絶縁膜、前記第4の絶縁膜を順次形成する工程と、前記第2のMOSトランジスタ上に形成された前記第4の絶縁膜をエッチングする工程と、前記第3の絶縁膜をエッチングすることにより、前記第2のMOSトランジスタ側部にLDD側壁を形成する工程を備えることを特徴としている。
【0013】
【発明の実施の形態】
以下本発明の実施形態について、図1乃至図7を参照して説明する。
【0014】
図1に本発明の不揮発性半導体記憶装置における各素子の構造を示す。尚、(a)はメモリセル、(b)は第1MOSTr、(c)は第2MOSTrの構造を示す。
【0015】
図1(a)に示すように、メモリセルは、P型半導体基板1にN+型のソース領域2とドレイン領域3が形成されている。そして、基板上にはゲート絶縁膜4、電荷蓄積層となるフローティングゲート5、絶縁膜6、コントロールゲート7が順次形成されている。そして、これらの全面には後酸化膜8が形成されており、メモリセル側部から基板表面にかけてL字型の側壁9が形成されている。
【0016】
また、(b)に示すように、第1MOSTrは、P型半導体基板1にN+のドレイン領域12、ソース領域13が形成され、基板上にはゲート絶縁膜14、ゲート電極15が順次形成されている。そしてこれらの全面には後酸化膜8が形成されており、ゲート電極15側部にはL字型のLDD(Lightly―Doped―Drain)側壁19が形成されている。
【0017】
そして、(c)に示すように、第2MOSTrは、P型半導体基板1にN型のドレイン領域22、ソース領域23が形成され、基板上にはゲート絶縁膜14より薄いゲート絶縁膜24、ゲート電極25が順次形成されている。そしてこれらの全面には後酸化膜8が形成されており、ゲート電極25側部にはLDD側壁29が形成されている。
【0018】
これらメモリセル、第1、第2MOSTrは以下のように形成される。尚、以下図2乃至図5において、(a)はメモリセル、(b)は第1MOSTr、(c)は第2MOSTrにおける工程を示す。先ず、図2に示すように、P型半導体基板1の所定領域に、メモリセルのソース/ドレイン領域2/3、第1MOSTrのソース/ドレイン領域4/5、第2MOSTrのソース/ドレイン領域6/7となるN+拡散層を形成する。そして、全面にメモリセルのゲート絶縁膜4を構成する酸化膜を形成した後、メモリセル領域にフローティングゲート5となる導電層、ONO(Oxide/SiN/Oxide)構造の絶縁膜6を順次形成する。次にPEP(Photo Engraving Process)によりメモリセル領域を被覆し、第1、第2MOSTr領域の酸化膜をエッチングし、レジスト剥離後、第1、第2MOSTr領域に第1MOSTrのゲート絶縁膜14を構成する酸化膜を形成する。さらに、PEPによりメモリセル、第1MOSTr領域を被覆し、第2MOSTr領域の酸化膜をエッチングし、レジスト剥離後、第2MOSTrのゲート絶縁膜24となる酸化膜を形成する。そしてコントロールゲート7、ゲート電極15、25となる導電層を形成した後、メモリセルとMOSTrの各ゲート部をそれぞれPEP、RIE(Reactive Ion Etching)により加工する。さらに全面に後酸化膜8を200〜300Å形成し、各ゲートを被覆する。
【0019】
次に、図3に示すように、後酸化膜上8に、SiN膜9’を850Å、TEOS膜10を750Å順次全面に形成し、エッチングレートの異なる2層を形成する。PEPによりメモリセル領域、第1MOSTr領域をマスクした後、第2MOSTr領域上のTEOS膜10のみをエッチングし、SiN膜9’1層とする。
【0020】
次に、図4に示すように、今度はPEPにより第2MOSTr領域をマスクして、RIEによりTEOS膜10をエッチングし、メモリセル及び第1MOSTrのゲート側部にTEOS側壁10’、10”を形成した後、レジストを剥離する。
【0021】
次に、図5に示すように、メモリセル、第1MOSTrにおいてはTEOS側壁10’、10”をマスクにして、RIEによりSiN膜9’をエッチングし、さらにTEOS側壁10’、10”を除去すると、各ゲート側部にSiN膜からなる側壁9、19、29がそれぞれ自己整合的に形成される。このとき、TEOS側壁のマスクによりメモリセル、第1MOSTrにおいてはL字型の側壁が形成される。
【0022】
そして、第1、第2MOSTrにおいては、側壁をLDD側壁としてイオン注入し、LDD領域を形成する。さらに、図6に示すように、全面に層間絶縁膜31を形成し、所定領域にRIEによりコンタクトホールを開口、コンタクト32を形成した後、所定パターンのAl等配線層33を形成する。
【0023】
このようにして形成された不揮発性半導体記憶装置において、コンタクトホール開口によるメモリセルのダメージは認められず、歩留、信頼性の低下を抑制することができる。また、第1、第2MOSTrのLDD側壁の形成と同時にメモリセル側壁を形成することができ、新たなプロセスを追加する必要がなく、コスト上昇も抑制される。
【0024】
尚、メモリセル側壁9は、ゲート側部の後酸化膜8とともにダメージ抑制のための側壁として機能する。フローティングゲート5/絶縁膜6/コントロールゲート7の側部全面に形成されていることが好ましいが、必ずしも全面に形成されていなくても良く、例えば一部が図7に示すようにテーパーを持っていてもよい。そして、同図に示すように、少なくともゲート側部からメモリセル側壁の側部までの距離であり(すなわち側壁9と後酸化膜8の膜厚の和)、実効的にダメージ抑制のための側壁として機能する領域の、絶縁膜6の位置における厚さd1と、基板上の後酸化膜8直上における厚さd2との比d1/d2が、0.2≦d1/d2≦0.4となることがより好ましい。0.2未満だと、側壁が薄くなり、ゲート絶縁膜4のダメージを抑制することが困難になるとともに、同時に形成される第2MOSTrがリークしやすくなってしまう。一方、0.4を超えると、側壁が必要以上に厚膜化し、成膜時間、エッチング時間が長くなりとともに、同時に形成される第2MOSTrの特性が悪化してしまう。また、後酸化膜8直上における厚さd2は、1100Å未満だとゲート絶縁膜4のダメージを抑制する上で十分でなく、2200Åを越えると、メモリセル領域が大きくなり、微細化を図ることが困難となるため、1100Å以上、2200Å以下であることが好ましい。
【0025】
本実施形態におけるメモリセルは、NOR/NAND型フラッシュメモリ等不揮発性半導体記憶装置のみならず、他の半導体装置においても適用することが可能である。
【0026】
【発明の効果】
本発明によれば、複雑なプロセスを必要とすることなく、メモリセルのプラズマダメージを抑制することの可能な不揮発性半導体記憶装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図1】本発明の不揮発性半導体記憶装置における各素子の構造を示す図。
【図2】本発明の不揮発性半導体記憶装置の製造工程を示す図。
【図3】本発明の不揮発性半導体記憶装置の製造工程を示す図。
【図4】本発明の不揮発性半導体記憶装置の製造工程を示す図。
【図5】本発明の不揮発性半導体記憶装置の製造工程を示す図。
【図6】本発明の不揮発性半導体記憶装置を示す図。
【図7】本発明の不揮発性半導体記憶装置のメモリセル部を示す図。
【図8】従来の不揮発性半導体記憶装置のメモリセル示す図。
【符号の説明】
1、101 半導体基板
2、12、22、102 ソース領域
3、13、23、103 ドレイン領域
4、14、24、104 ゲート絶縁膜
5、105 フローティングゲート
6、106 絶縁膜
7、107 コントロールゲート
8、108 後酸化膜
9 側壁
9’ SiN膜
10 TEOS膜
10’、10” TEOS側壁
15、25 ゲート電極
19、29 LDD側壁
31、131 層間絶縁膜
32、132 コンタクト
33、133 配線層
【発明の属する技術分野】
本発明は、FlashE2PROM等の不揮発性半導体記憶装置及びその製造方法に関する。
【0002】
【従来の技術】
近年、不揮発性半導体記憶装置として、FlashE2PROMが用いられている。これは、電荷蓄積層となるフローティングゲートと、絶縁膜を介してその上に形成されるコントロールゲートの2層からなるメモリセルと、電源の異なる2種のトランジスタ(以下Tr)、すなわちHigh Voltage系の第1MOSTr、Low Voltage系の第2MOSTrを1チップに搭載したものである。
【0003】
図8にメモリセルの断面図を示す。図に示すように、P型半導体基板101にはn+のソース/ドレイン領域102、103が形成され、この上にゲート絶縁膜104を介してフローティングゲート105、さらに絶縁膜106を介してコントロールゲート107が形成され、さらに、半導体基板及びゲート側面を含む全面に後酸化膜108及び層間絶縁膜131が形成されている。ソース/ドレイン領域上のゲート間にはコンタクト132が形成され、Al等の配線133と接続されている。
【0004】
【発明が解決しようとする課題】
このようなFlashE2PROMのメモリセルにおいて、ソース/ドレイン領域上にコンタクトホールを開口する際、Contact−RIE(Reactive Ion Etching)等により、メモリセルがプラズマダメージを受け、膜質劣化、破壊が生じてしまい、歩留、信頼性が低下するという問題があった。
【0005】
そこで、メモリセルのプラズマダメージを抑制するため、メモリセルに絶縁膜からなる側壁を設けることが検討されたが、特に大きな影響を受けるゲート絶縁膜におけるプラズマダメージを抑制するために十分な膜厚の側壁を形成することが困難であり、共に搭載されるMOSTrから独立したプロセスが必要となってしまう。
【0006】
そこで、本発明は、従来の不揮発性半導体記憶装置及びその製造方法における欠点を取り除き、複雑なプロセスを必要とすることなく、メモリセルのプラズマダメージを抑制することの可能な不揮発性半導体記憶装置及びその製造方法を提供することを目的とするものである。
【0007】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、半導体基板上に第1のゲート絶縁膜を介して形成されたフローティングゲート上に、第1の絶縁膜を介してコントロールゲートの形成された二層ゲート構造のメモリセルを備え、前記メモリセルの側部及び前記半導体基板に第2の絶縁膜を介して接し、L字型の断面形状を有する側壁を具備することを特徴とするものである。
【0008】
また、本発明の不揮発性半導体記憶装置においては、前記第2の絶縁膜の形成された位置における前記側壁と前記第2の絶縁膜との膜厚の和d1と、前記半導体基板上に形成された前記第3の絶縁膜直上における前記側壁と前記第2の絶縁膜の膜厚との和d2が、
0.2≦d1/d2≦0.4
であることを特徴としている。
【0009】
さらに、本発明の不揮発性半導体記憶装置においては、前記半導体基板上に形成された前記第3の絶縁膜直上における前記側壁と前記第2の絶縁膜との膜厚の和d2が、
1100Å≦d2≦2200Å
であることを特徴としている。
【0010】
そして、本発明の不揮発性半導体記憶装置の製造方法は、半導体基板上にゲート絶縁膜を介して形成されたフローティングゲート上に、第1の絶縁膜を介してコントロールゲートの形成された二層ゲート構造のメモリセルを形成する工程と、前記メモリセル表面及び半導体基板上に第2の絶縁膜を形成する工程と、前記第2の絶縁膜上に第3の絶縁膜、この第3の絶縁膜と異なる第4の絶縁膜を順次形成する工程と、前記第4の絶縁膜を、前記メモリセル側部部分を残してエッチングする工程と、前記第4の絶縁膜の残された部分をマスクとして、前記第3の絶縁膜をエッチングするとともに、前記第4の絶縁膜を全て除去することにより、前記メモリセル側部にL字型の断面形状を有する側壁を形成する工程を備えることを特徴とするものである。
【0011】
また、本発明の不揮発性半導体記憶装置の製造方法においては、前記半導体基板上に第2のゲート絶縁膜を介して第1のMOSトランジスタを形成する工程と、 前記第1のMOSトランジスタ上に前記第2の絶縁膜を形成する工程と、前記第2の絶縁膜上に前記第3の絶縁膜、前記第4の絶縁膜を順次形成する工程と、前記第4の絶縁膜を、前記第1のMOSトランジスタ側部部分を残してエッチングする工程と、前記第4の絶縁膜の残された部分をマスクとして、前記第3の絶縁膜をエッチングするとともに、前記第4の絶縁膜を全て除去することにより、前記第1のMOSトランジスタ側部にLDD側壁を形成する工程を備えることを特徴としている。
【0012】
さらに、本発明の不揮発性半導体記憶装置の製造方法においては、前記半導体基板上に第3のゲート絶縁膜を介して第2のMOSトランジスタを形成する工程と、前記第2のMOSトランジスタ上に前記第2の絶縁膜を形成する工程と、前記第2の絶縁膜上に前記第3の絶縁膜、前記第4の絶縁膜を順次形成する工程と、前記第2のMOSトランジスタ上に形成された前記第4の絶縁膜をエッチングする工程と、前記第3の絶縁膜をエッチングすることにより、前記第2のMOSトランジスタ側部にLDD側壁を形成する工程を備えることを特徴としている。
【0013】
【発明の実施の形態】
以下本発明の実施形態について、図1乃至図7を参照して説明する。
【0014】
図1に本発明の不揮発性半導体記憶装置における各素子の構造を示す。尚、(a)はメモリセル、(b)は第1MOSTr、(c)は第2MOSTrの構造を示す。
【0015】
図1(a)に示すように、メモリセルは、P型半導体基板1にN+型のソース領域2とドレイン領域3が形成されている。そして、基板上にはゲート絶縁膜4、電荷蓄積層となるフローティングゲート5、絶縁膜6、コントロールゲート7が順次形成されている。そして、これらの全面には後酸化膜8が形成されており、メモリセル側部から基板表面にかけてL字型の側壁9が形成されている。
【0016】
また、(b)に示すように、第1MOSTrは、P型半導体基板1にN+のドレイン領域12、ソース領域13が形成され、基板上にはゲート絶縁膜14、ゲート電極15が順次形成されている。そしてこれらの全面には後酸化膜8が形成されており、ゲート電極15側部にはL字型のLDD(Lightly―Doped―Drain)側壁19が形成されている。
【0017】
そして、(c)に示すように、第2MOSTrは、P型半導体基板1にN型のドレイン領域22、ソース領域23が形成され、基板上にはゲート絶縁膜14より薄いゲート絶縁膜24、ゲート電極25が順次形成されている。そしてこれらの全面には後酸化膜8が形成されており、ゲート電極25側部にはLDD側壁29が形成されている。
【0018】
これらメモリセル、第1、第2MOSTrは以下のように形成される。尚、以下図2乃至図5において、(a)はメモリセル、(b)は第1MOSTr、(c)は第2MOSTrにおける工程を示す。先ず、図2に示すように、P型半導体基板1の所定領域に、メモリセルのソース/ドレイン領域2/3、第1MOSTrのソース/ドレイン領域4/5、第2MOSTrのソース/ドレイン領域6/7となるN+拡散層を形成する。そして、全面にメモリセルのゲート絶縁膜4を構成する酸化膜を形成した後、メモリセル領域にフローティングゲート5となる導電層、ONO(Oxide/SiN/Oxide)構造の絶縁膜6を順次形成する。次にPEP(Photo Engraving Process)によりメモリセル領域を被覆し、第1、第2MOSTr領域の酸化膜をエッチングし、レジスト剥離後、第1、第2MOSTr領域に第1MOSTrのゲート絶縁膜14を構成する酸化膜を形成する。さらに、PEPによりメモリセル、第1MOSTr領域を被覆し、第2MOSTr領域の酸化膜をエッチングし、レジスト剥離後、第2MOSTrのゲート絶縁膜24となる酸化膜を形成する。そしてコントロールゲート7、ゲート電極15、25となる導電層を形成した後、メモリセルとMOSTrの各ゲート部をそれぞれPEP、RIE(Reactive Ion Etching)により加工する。さらに全面に後酸化膜8を200〜300Å形成し、各ゲートを被覆する。
【0019】
次に、図3に示すように、後酸化膜上8に、SiN膜9’を850Å、TEOS膜10を750Å順次全面に形成し、エッチングレートの異なる2層を形成する。PEPによりメモリセル領域、第1MOSTr領域をマスクした後、第2MOSTr領域上のTEOS膜10のみをエッチングし、SiN膜9’1層とする。
【0020】
次に、図4に示すように、今度はPEPにより第2MOSTr領域をマスクして、RIEによりTEOS膜10をエッチングし、メモリセル及び第1MOSTrのゲート側部にTEOS側壁10’、10”を形成した後、レジストを剥離する。
【0021】
次に、図5に示すように、メモリセル、第1MOSTrにおいてはTEOS側壁10’、10”をマスクにして、RIEによりSiN膜9’をエッチングし、さらにTEOS側壁10’、10”を除去すると、各ゲート側部にSiN膜からなる側壁9、19、29がそれぞれ自己整合的に形成される。このとき、TEOS側壁のマスクによりメモリセル、第1MOSTrにおいてはL字型の側壁が形成される。
【0022】
そして、第1、第2MOSTrにおいては、側壁をLDD側壁としてイオン注入し、LDD領域を形成する。さらに、図6に示すように、全面に層間絶縁膜31を形成し、所定領域にRIEによりコンタクトホールを開口、コンタクト32を形成した後、所定パターンのAl等配線層33を形成する。
【0023】
このようにして形成された不揮発性半導体記憶装置において、コンタクトホール開口によるメモリセルのダメージは認められず、歩留、信頼性の低下を抑制することができる。また、第1、第2MOSTrのLDD側壁の形成と同時にメモリセル側壁を形成することができ、新たなプロセスを追加する必要がなく、コスト上昇も抑制される。
【0024】
尚、メモリセル側壁9は、ゲート側部の後酸化膜8とともにダメージ抑制のための側壁として機能する。フローティングゲート5/絶縁膜6/コントロールゲート7の側部全面に形成されていることが好ましいが、必ずしも全面に形成されていなくても良く、例えば一部が図7に示すようにテーパーを持っていてもよい。そして、同図に示すように、少なくともゲート側部からメモリセル側壁の側部までの距離であり(すなわち側壁9と後酸化膜8の膜厚の和)、実効的にダメージ抑制のための側壁として機能する領域の、絶縁膜6の位置における厚さd1と、基板上の後酸化膜8直上における厚さd2との比d1/d2が、0.2≦d1/d2≦0.4となることがより好ましい。0.2未満だと、側壁が薄くなり、ゲート絶縁膜4のダメージを抑制することが困難になるとともに、同時に形成される第2MOSTrがリークしやすくなってしまう。一方、0.4を超えると、側壁が必要以上に厚膜化し、成膜時間、エッチング時間が長くなりとともに、同時に形成される第2MOSTrの特性が悪化してしまう。また、後酸化膜8直上における厚さd2は、1100Å未満だとゲート絶縁膜4のダメージを抑制する上で十分でなく、2200Åを越えると、メモリセル領域が大きくなり、微細化を図ることが困難となるため、1100Å以上、2200Å以下であることが好ましい。
【0025】
本実施形態におけるメモリセルは、NOR/NAND型フラッシュメモリ等不揮発性半導体記憶装置のみならず、他の半導体装置においても適用することが可能である。
【0026】
【発明の効果】
本発明によれば、複雑なプロセスを必要とすることなく、メモリセルのプラズマダメージを抑制することの可能な不揮発性半導体記憶装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図1】本発明の不揮発性半導体記憶装置における各素子の構造を示す図。
【図2】本発明の不揮発性半導体記憶装置の製造工程を示す図。
【図3】本発明の不揮発性半導体記憶装置の製造工程を示す図。
【図4】本発明の不揮発性半導体記憶装置の製造工程を示す図。
【図5】本発明の不揮発性半導体記憶装置の製造工程を示す図。
【図6】本発明の不揮発性半導体記憶装置を示す図。
【図7】本発明の不揮発性半導体記憶装置のメモリセル部を示す図。
【図8】従来の不揮発性半導体記憶装置のメモリセル示す図。
【符号の説明】
1、101 半導体基板
2、12、22、102 ソース領域
3、13、23、103 ドレイン領域
4、14、24、104 ゲート絶縁膜
5、105 フローティングゲート
6、106 絶縁膜
7、107 コントロールゲート
8、108 後酸化膜
9 側壁
9’ SiN膜
10 TEOS膜
10’、10” TEOS側壁
15、25 ゲート電極
19、29 LDD側壁
31、131 層間絶縁膜
32、132 コンタクト
33、133 配線層
Claims (6)
- 半導体基板上に第1のゲート絶縁膜を介して形成されたフローティングゲート上に、第1の絶縁膜を介してコントロールゲートの形成された二層ゲート構造のメモリセルを備え、前記メモリセルの側部及び前記半導体基板に第2の絶縁膜を介して接し、L字型の断面形状を有する側壁を具備することを特徴とする不揮発性半導体記憶装置。
- 前記第2の絶縁膜の形成された位置における前記側壁と前記第2の絶縁膜との膜厚の和d1と、前記半導体基板上に形成された前記第3の絶縁膜直上における前記側壁と前記第2の絶縁膜との膜厚の和d2が、
0.2≦d1/d2≦0.4
であることを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記半導体基板上に形成された前記第3の絶縁膜直上における前記側壁と前記第2の絶縁膜との膜厚の和d2が、
1100Å≦d2≦2200Å
であることを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。 - 半導体基板上にゲート絶縁膜を介して形成されたフローティングゲート上に、第1の絶縁膜を介してコントロールゲートの形成された二層ゲート構造のメモリセルを形成する工程と、
前記メモリセル表面及び半導体基板上に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜上に第3の絶縁膜、この第3の絶縁膜と異なる第4の絶縁膜を順次形成する工程と、
前記第4の絶縁膜を、前記メモリセル側部部分を残してエッチングする工程と、
前記第4の絶縁膜の残された部分をマスクとして、前記第3の絶縁膜をエッチングするとともに、前記第4の絶縁膜を全て除去することにより、前記メモリセル側部にL字型の断面形状を有する側壁を形成する工程を備えることを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記半導体基板上に第2のゲート絶縁膜を介して第1のMOSトランジスタを形成する工程と、
前記第1のMOSトランジスタ上に前記第2の絶縁膜を形成する工程と、
前記第2の絶縁膜上に前記第3の絶縁膜、前記第4の絶縁膜を順次形成する工程と、
前記第4の絶縁膜を、前記第1のMOSトランジスタ側部部分を残してエッチングする工程と、
前記第4の絶縁膜の残された部分をマスクとして、前記第3の絶縁膜をエッチングするとともに、前記第4の絶縁膜を全て除去することにより、前記第1のMOSトランジスタ側部にLDD側壁を形成する工程を備えることを特徴とする請求項4記載の不揮発性半導体記憶装置の製造方法。 - 前記半導体基板上に第3のゲート絶縁膜を介して第2のMOSトランジスタを形成する工程と、
前記第2のMOSトランジスタ上に前記第2の絶縁膜を形成する工程と、
前記第2の絶縁膜上に前記第3の絶縁膜、前記第4の絶縁膜を順次形成する工程と、
前記第2のMOSトランジスタ上に形成された前記第4の絶縁膜をエッチングする工程と、
前記第3の絶縁膜をエッチングすることにより、前記第2のMOSトランジスタ側部にLDD側壁を形成する工程を備えることを特徴とする請求項4又は5記載の不揮発性半導体記憶装置の製造方法。
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JP2003162134A JP2004363457A (ja) | 2003-06-06 | 2003-06-06 | 不揮発性半導体記憶装置及びその製造方法 |
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JP2003162134A JP2004363457A (ja) | 2003-06-06 | 2003-06-06 | 不揮発性半導体記憶装置及びその製造方法 |
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JP2004363457A true JP2004363457A (ja) | 2004-12-24 |
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JP2003162134A Pending JP2004363457A (ja) | 2003-06-06 | 2003-06-06 | 不揮発性半導体記憶装置及びその製造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006190935A (ja) * | 2004-12-28 | 2006-07-20 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
JP2009010381A (ja) * | 2007-06-26 | 2009-01-15 | Dongbu Hitek Co Ltd | フラッシュメモリー素子の製造方法 |
-
2003
- 2003-06-06 JP JP2003162134A patent/JP2004363457A/ja active Pending
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