KR100444612B1 - 반도체 메모리 소자의 제조 방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로, 소자의 수율 및 전기적 특성을 향상시킬 수 있도록 한 반도체 메모리 소자의 제조 방법에 관한 것이다.
2. 발명이 해결하고자 하는 기술적 과제
게이트 산화막 형성 공정을 개선하고 소자의 특성 저하를 방지하기 위한 목적을 가진다.
3. 발명의 해결 방법의 요지
고전압용 트랜지스터의 게이트 산화막을 형성한 후 저전압용 트랜지스터의 게이트 산화막과 메모리 셀의 터널 산화막을 동시에 형성한다.
4. 발명의 중요한 용도
반도체 메모리 소자의 제조에 적용이 가능하다.
Description
본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로, 특히, 소자의 수율 및 전기적 특성을 향상시킬 수 있도록 한 반도체 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 플래쉬 EEPROM과 같은 메모리 소자는 크게 정보를 저장하기 위한 메모리 셀 어레이와, 외부로부터 입력되는 정보를 상기 메모리 셀 어레이에 저장하거나 저장된 정보를 외부로 출력하기 위한 주변회로로 이루어진다. 상기와 같은 메모리 셀 어레이와 주변회로는 실리콘 기판의 메모리 셀 형성 지역 및 주변회로 지역에 각각 형성되는데, 상기 주변회로 지역은 다시 고전압용 트랜지스터 형성 지역과 저전압용 트랜지스터 형성 지역으로 구분된다. 그러면 종래 반도체 메모리 소자의 제조 방법을 설명하면 다음과 같다.
종래에는 메모리 셀 형성 지역, 저전압용 트랜지스터 및 고전압용 트랜지스터 형성 지역을 포함하는 실리콘 기판상에 게이트 산화막을 형성한 후 상기 고전압용 트랜지스터 형성 지역에만 상기 게이트 산화막이 잔류되도록 상기 게이트 산화막을 패터닝한다. 상기 메모리 셀 형성 지역의 상기 실리콘 기판상에 터널 산화막을 형성한 후 전체 상부면에 제 1 폴리실리콘층을 형성하고 상기 제 1 폴리실리콘층에 불순물 이온을 주입한다. 상기 제 1 폴리실리콘층상에 산화막/질화막/산화막으로 이루어진 ONO 구조의 유전체막을 형성한 후 상기 유전체막 및 제 1 폴리실리콘층을 패터닝하여 상기 메모리 셀 지역의 상기 실리콘 기판상에 터널 산화막 및 플로팅 게이트가 적층된 구조를 형성한다. 상기 저전압용 트랜지스터 형성 지역의 상기 실리콘 기판상에 게이트 산화막을 형성한 후 전체 상부면에 제 2 폴리실리콘층을 형성하고 상기 제 2 폴리실리콘층에 불순물 이온을 주입한다. 상기 제 2 폴리실리콘층상에 텅스텐 실리사이드층을 형성하고 상기 텅스텐 실리사이드층, 제 2 폴리실리콘층을 패터닝하여 상기 고전압용 트랜지스터 및 저전압용 트랜지스터 형성 지역에는 트랜지스터의 게이트가 각각 형성되도록 하고 상기 메모리 셀 형성 지역에는 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트가 형성되도록 한다. 이후 상기 메모리 셀의 게이트, 상기 고전압용 트랜지스터 및 저전압용 트랜지스터의 게이트 양측부의 상기 실리콘 기판에 불순물 이온을 주입하여 메모리 셀 및 트랜지스터의 접합영역을 각각 형성한다.
그런데 상기와 같은 종래의 공정은 다음과 같은 문제점을 가진다.
첫째, 상기 저전압용 트랜지스터의 게이트 산화막 형성 공정시 실시되는 HF 세정 공정에 의해 상기 유전체막의 표면이 손실되기 때문에 메모리 셀의 데이터 보존 특성이 저하된다. 만일 이를 방지하기 위하여 HF 세정 공정을 실시하지 않게 되면 상기 저전압용 트랜지스터의 게이트 산화막의 특성이 저하된다.
둘째, 상기 제 2 폴리실리콘층을 이용하여 상기 고전압용 트랜지스터의 게이트를 형성하는 경우 상기 고전압용 트랜지스터 형성 지역에서 상기 제 1 폴리실리콘층 및 유전체막의 식각이 이루어지기 때문에 이후에 실시되는 상기 저전압용 트랜지스터의 게이트 산화막 형성 공정시 게이트 산화막의 두께 조절이 어렵게 된다. 따라서 상기 제 1 폴리실리콘층을 이용하여 상기 고전압용 트랜지스터의 게이트를 형성하는 것이 유리한데, 이 경우 상기 제 1 및 제 2 폴리실리콘층의 두께 및 불순물 이온의 주입 정도가 서로 다르기 때문에 상기 게이트를 형성하기 위한 식각 공정시 균일한 식각이 이루어지지 않는다.
따라서 본 발명은 고전압용 트랜지스터의 게이트 산화막을 형성한 후 저전압용 트랜지스터의 게이트 산화막과 메모리 셀의 터널 산화막을 동시에 형성하므로써 상기한 단점을 해소할 수 있는 반도체 메모리 소자의 제조 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 메모리 셀 형성 지역, 저전압용 트랜지스터 및 고전압용 트랜지스터 형성 지역을 포함하는 실리콘 기판상에 제 1 게이트 산화막을 형성한 후 상기 고전압용 트랜지스터 형성 지역에만 상기 제 1 게이트 산화막이 잔류되도록 상기 제 1 게이트 산화막을 패터닝하는 단계와, 상기 단게로부터 상기 메모리 셀 형성 지역 및 저전압용 트랜지스터 형성 지역의 상기 실리콘 기판상에 제 2 게이트 산화막을 형성하는 단계와, 상기 단계로부터 전체 상부면에 제 1 폴리실리콘층, 유전체막 및 제 2 폴리실리콘층을 순차적으로 형성하는 단계와, 상기 단계로부터 상기 제 2 폴리실리콘층 및 유전체막을 순차적으로 패터닝하여 상기 메모리 셀 형성 지역에 콘트롤 게이트가 형성되도록 하는 단계와, 상기 단계로부터 전체 상부면에 텅스텐 실리사이드층을 형성한 후 상기 텅스텐 실리사이드층, 제 1 폴리실리콘층을 순차적으로 패터닝하여 상기 고전압용 트랜지스터 형성 지역 및 저전압용 트랜지스터 형성 지역에는 트랜지스터의 게이트가 형성되도록 하고 상기 메모리 셀 형성 지역에는 플로팅 게이트가 형성되도록 하는 단계와, 상기 단계로부터 상기 게이트 및 플로팅 게이트 양측부의 상기 실리콘 기판에 불순물 이온을 주입하여 상기 고전압 및 저전압용 트랜지스터의 접합영역과 상기 메모리 셀의 접합영역을 각각 형성하는 단계로 이루어지는 것을 특징으로 한다.
도 1 내지 도 5는 본 발명에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 실리콘 기판 2: 제 1 게이트 산화막
3: 제 2 게이트 산화막 4: 제 1 폴리실리콘층
4A: 게이트 4B: 플로팅 게이트
5: 유전체막 6: 제 2 폴리실리콘층
6A: 콘트롤 게이트 7: 텅스텐 실리사이드층
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1 내지 도 5는 본 발명에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도로서,
도 1은 메모리 셀 형성 지역(MC), 저전압용 트랜지스터 및 고전압용 트랜지스터 형성 지역(LVT 및 HVT)을 포함하는 실리콘 기판(1)상에 제 1 게이트 산화막(2)을 형성한 후 상기 고전압용 트랜지스터 형성 지역(HVT)에만 상기 제 1 게이트 산화막(2)이 잔류되도록 상기 제 1 게이트 산화막(2)을 패터닝한 상태의 단면도이다.
도 2는 상기 메모리 셀 형성 지역(MC) 및 저전압용 트랜지스터 형성 지역(LVT)의 상기 실리콘 기판(1)상에 제 2 게이트 산화막(3)을 형성한 상태의 단면도이다.
도 3은 전체 상부면에 제 1 폴리실리콘층(4), 유전체막(5) 및 제 2 폴리실리콘층(6)을 순차적으로 형성한 상태의 단면도로서, 상기 제 1 및 제 2 폴리실리콘층(4 및 6)은 폴리실리콘을 증착한 후 불순물 이온을 주입하여 형성한다.
도 4는 상기 제 2 폴리실리콘층(6) 및 유전체막(5)을 순차적으로 패터닝하여 상기 메모리 셀 형성 지역(MC)에 콘트롤 게이트(6A)가 형성되도록 한 상태의 단면도이다.
도 5는 전체 상부면에 텅스텐 실리사이드층(7)을 형성한 후 상기 텅스텐 실리사이드층(7), 제 1 폴리실리콘층(4)을 순차적으로 패터닝하여 상기 고전압용 트랜지스터 형성 지역(HVT) 및 저전압용 트랜지스터 형성 지역(LVT)에는 트랜지스터의 게이트(4A)가 형성되도록 하고 상기 메모리 셀 형성 지역(MC)에는 플로팅 게이트(4A)가 형성되도록 한 상태의 단면도이다. 이후 상기 게이트(4A) 및 플로팅 게이트(4B) 양측부의 상기 실리콘 기판(1)에 불순물 이온을 주입하여 상기 고전압 및 저전압용 트랜지스터의 접합영역과 상기 메모리 셀의 접합영역을 각각 형성한다.
상기와 같이 본 발명을 이용하면 저전압용 트랜지스터의 게이트 산화막 두께를 메모리 셀의 터널 산화막과 같은 두께로 형성할 수 있어 트랜지스터의 전류 레벨을 상승시킬 수 있다. 그리고 종래의 방법과는 달리 유전체막 형성 후 게이트 산화막 형성 공정이 실시되지 않기 때문에 유전체막의 특성이 그대로 유지될 수 있다. 또한, 본 발명을 이용하는 경우 종래와 같이 HF 세정 공정을 이용하여 상기 게이트 산화막을 형성할 수 있으며, 상기 제 2 폴리실리콘층을 패터닝한 후 상기 제 1 폴리실리콘층을 패터닝하여 트랜지스터의 게이트를 형성하기 때문에 게이트를 형성하기 위한 식각 공정시 균일한 형태의 게이트를 얻을 수 있다.
상술한 바와 같이 본 발명에 의하면 첫째, 저전압용 트랜지스터의 게이트 산화막 두께를 메모리 셀의 터널 산화막과 같은 두께로 형성하므로써 트랜지스터의 전류 레벨이 상승되고, 이에 따라 소자의 동작 속도가 향상된다. 둘째, 유전체막의 손실로 인한 특성 저하가 방지되어 소자의 데이터 보존 특성이 그대로 유지된다. 셋째, 게이트 산화막을 형성하기 위하여 종래의 HF 세정 방법을 그대로 이용하므로써 게이트 산화막의 특성을 양호하게 유지시킬 수 있다. 그리고 넷째, 게이트를 형성하기 위한 패터닝 공정이 안정되게 이루어지므로써 양호한 형태의 게이트를 얻을 수 있다. 따라서 본 발명을 이용하면 상기와 같은 공정의 변화를 통해 소자의 수율 및 전기적 특성을 향상시킬 수 있다.
Claims (2)
- 반도체 메모리 소자의 제조 방법에 있어서,메모리 셀 형성 지역, 저전압용 트랜지스터 및 고전압용 트랜지스터 형성 지역을 포함하는 실리콘 기판상에 제 1 게이트 산화막을 형성한 후 상기 고전압용 트랜지스터 형성 지역에만 상기 제 1 게이트 산화막이 잔류되도록 상기 제 1 게이트 산화막을 패터닝하는 단계와,상기 단게로부터 상기 메모리 셀 형성 지역 및 저전압용 트랜지스터 형성 지역의 상기 실리콘 기판상에 제 2 게이트 산화막을 형성하는 단계와,상기 단계로부터 전체 상부면에 제 1 폴리실리콘층, 유전체막 및 제 2 폴리실리콘층을 순차적으로 형성하는 단계와,상기 단계로부터 상기 제 2 폴리실리콘층 및 유전체막을 순차적으로 패터닝하여 상기 메모리 셀 형성 지역에 콘트롤 게이트가 형성되도록 하는 단계와,상기 단계로부터 전체 상부면에 텅스텐 실리사이드층을 형성한 후 상기 텅스텐 실리사이드층, 제 1 폴리실리콘층을 순차적으로 패터닝하여 상기 고전압용 트랜지스터 형성 지역 및 저전압용 트랜지스터 형성 지역에는 트랜지스터의 게이트가 형성되도록 하고 상기 메모리 셀 형성 지역에는 플로팅 게이트가 형성되도록 하는 단계와,상기 단계로부터 상기 게이트 및 플로팅 게이트 양측부의 상기 실리콘 기판에 불순물 이온을 주입하여 상기 고전압 및 저전압용 트랜지스터의 접합영역과 상기 메모리 셀의 접합영역을 각각 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제 1 및 제 2 폴리실리콘층은 폴리실리콘을 증착한 후 불순물 이온을 주입하여 형성한 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
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