KR20000007209A - 단차성 절연막을 가지는 반도체 장치의 형성 방법 - Google Patents
단차성 절연막을 가지는 반도체 장치의 형성 방법 Download PDFInfo
- Publication number
- KR20000007209A KR20000007209A KR1019980026413A KR19980026413A KR20000007209A KR 20000007209 A KR20000007209 A KR 20000007209A KR 1019980026413 A KR1019980026413 A KR 1019980026413A KR 19980026413 A KR19980026413 A KR 19980026413A KR 20000007209 A KR20000007209 A KR 20000007209A
- Authority
- KR
- South Korea
- Prior art keywords
- active region
- forming
- spacer
- gate electrode
- gate insulating
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
Abstract
본 발명은 반도체 기판의 제 1 영역과 제 2 영역에 각기 다른 게이트 절연막 두께를 가지는 반도체 장치의 형성 방법에 관한 것으로서, 특히 그 방법은 상기 기판 전면에 제 1 게이트 절연막 및 제 1 도전층을 순차적으로 적층하는 단계와, 상기 제 1 활성 영역에 상기 도전층을 패터닝하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 측벽에 스페이서를 형성하는 단계와, 이후 불순물 주입 영역이 형성될 제 1 활성 영역과 제 2 활성 영역의 게이트 절연막을 제거하는 단계와, 상기 스페이서를 제외한 제 1 활성 영역과 제 2 활성 영역 상부면에 각각 상기 제 1 게이트 절연막과 소정 두께차를 가지는 제 2 게이트 절연막과 제 2 도전층을 순차적으로 적층하는 단계를 포함한다. 따라서, 제 2 활성 영역에 게이트 절연막 형성 또는 이전의 식각 공정시 제 1 활성 영역의 스페이서에 의해 제 1 게이트 절연막이 안정하게 되며 서로 다른 전압이 요구되는 제 1 활성 영역과 제 2 활성 영역에 형성되는 단차성 게이트 절연막의 질을 안정하게 확보하여 디바이스의 신뢰성을 향상시킬 수 있다.
Description
본 발명은 반도체 장치에 관한 것으로서, 특히 서로 다른 전원 전압이 인가되며 디바이의 신뢰성 및 성능을 위해 서로 다른 두께의 절연막을 가지는 반도체 장치의 형성 방법에 관한 것이다.
최근의 반도체 장치는 멀티미디어 기능의 향상으로 메모리 셀 어레이부와 그 주변 회로부를 원칩화한 반도체 장치를 사용하고 있으며, 각 소자의 성능을 희생하지 않으면서 메모리 셀 어레이부의 고집적성과 주변 회로부의 고속성을 유지할 수 있도록 연구 및 개발을 계속 진행 중에 있다.
이러한 반도체 장치는 메모리 셀 어레이부와 주변 회로부에 인가되는 외부 전원 전압이 다르기 때문에 디자인 룰에서 각각의 게이트 절연막의 두께를 다르게 정하고 있다. 예를 들어 DRAM의 셀 어레이부에서는 셀의 축적 전하량을 크게 하기 위해 데이터를 기록 할 때 워드 라인에 어레이 전압과 문턱 전압을 더한 그 이상의 전압을 승압하기 때문에 메모리 셀 어레이부에 해당하는 게이트 절연막은 약 100Å의 두께로 형성한다. 하지만, 0.35㎛ 디자인 룰에 의한 주변 회로부는 승압없이 3.3V의 전원 전압을 게이트 전극에 인가하기 때문에 주변 회로부에 해당하는 게이트 절연막은 고속화 및 우수한 구동 능력을 위해 약 70Å의 두께로 형성한다.
또한, 로직 회로의 경우에도 서로 다른 전력 공급 전압을 쓰는 칩 간의 인터페이스를 위해 제조 공정 중 서로 다른 두께로 절연막을 형성하는데, 고전압이 인가되거나 출력되는 회로 부분에서는 디바이스의 신뢰성을 이유로 해서 게이트 전극 하부의 절연막 두께를 두껍게 형성하며, 그렇지 않은 회로 부분에서는 디바이의 성능을 위해 게이트 전극 하부의 절연막 두께를 덜 두껍게 형성한다.
한편, 위와 같이 서로 다른 두께의 게이트 절연막을 가지고 있는 반도체 장치는 통상의 제조 공정과는 다른 제조 공정이 요구된다. 즉, 기판 전면에 높은 전압과 낮은 전압차에 따른 두께의 게이트 절연막을 성장시킨 후에 높은 전압이 인가되는 제 1 활성 영역을 마스킹하고 낮은 전압이 인가되는 제 2 활성 영역의 게이트 절연막을 전부 식각한다. 그 다음 기판 전면에 낮은 전압이 인가되는 영역에 요구되는 절연막 두께로 게이트 절연막을 형성한다. 이에 따라 제 1 활성 영역에는 두꺼운 게이트 절연막이 형성되는 반면에 제 2 활성 영역에는 얇은 게이트 절연막이 형성되어 두 영역의 게이트 절연막이 단차를 가지게 된다. 여기서, 원하는 게이트 절연막의 단차를 확보하기 위해서는 1차로 형성되는 게이트 절연막의 두께를 결정하는 것이 가장 중요하다.
그러나, 위와 같은 공정으로 형성된 단차성 게이트 절연막은 손상을 가지는데, 제 1 활성 영역을 마스킹하는 공정에서 사용되는 포토레지스트 패턴과 게이트 절연막이 직접 접촉하기 때문에 포토레지스트 패턴 제거시 식각 용액에 의해 절연막 표면이 손상된다.
이 뿐만 아니라, 식각 공정에서 건식 식각공정을 이용하게 되면 기판 표면에 침식을 주어 결국, 침식된 기판에 형성될 게이트 절연막의 질을 저하시키는 문제점이 있었다. 그리고, 습식 식각을 이용하게 되면 등방성 식각에 따라 얇은 게이트 절연막을 가지는 디바이스와 두꺼운 게이트 절연막을 가지는 디바이스들 사이의 디자인 룰 변경이 필요하며 칩 크기를 증가시켜야만 하는 문제점도 있었다.
본 발명의 목적은 서로 다른 전압을 사용하는 로직 회로의 칩들 사이의 인터페이스 문제를 해결하기 위해 제 1 전압 레벨을 공급받거나 출력하는 제 1 위치에 일정 두께의 게이트 절연막과 게이트 전극을 형성하고 게이트 전극 측벽에 스페이서를 형성한 후에, 상기 게이트 전극 상부에 절연막을 증착함과 동시에 제 2 전압 레벨을 공급받거나 출력하는 부분의 제 2 위치에 제 1위치의 게이트 절연막과는 다른 두께를 가지는 게이트 절연막을 형성하므로써, 식각 공정시 상기 스페이서가 제 1 위치의 게이트 절연막 침식을 억제하여 단차가 발생하는 두 위치간의 게이트 절연막을 안정하게 형성할 수 있는 단차성 절연막을 가지는 반도체 장치의 형성 방법을 제공하는데 있다.
본 발명의 다른 목적은 메모리 셀 어레이 부분과 주변 회로 부분을 가지는 반도체 장치의 문제를 해결하기 위해 메모리 셀 어레이 영역의 하부 게이트 전극을 형성하고 상기 하부 게이트 전극 측벽에 스페이서를 형성한 후에, 상기 하부 게이트 전극 상부에 게이트간 절연막을 형성함과 동시에 주변 회로 영역의 게이트 절연막을 형성하므로써, 주변 회로의 게이트 절연막 형성시 상기 스페이서에 의해 메모리 셀 어레이 영역의 게이트 절연막 침식이 억제되어 단차가 발생하는 두 영역간의 절연막을 안정하게 형성할 수 있어 반도체 장치의 신뢰성 및 특성을 향상시킬 수 있는 단차성 절연막을 가지는 반도체 장치의 형성 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 서로 다른 전압을 사용하는 트랜지스터와 커패시터 사이의 인터페이스 문제를 해결하기 위해 활성 영역에 일정 두께의 게이트 절연막을 형성하고, 상기 활성 영역 및 소자 분리 영역에 각각 게이트 전극과 하부 전극을 형성하고, 상기 게이트 전극 및 하부 전극 측벽에 각각의 스페이서를 형성한 후에, 상기 게이트 전극와 하부 전극 상부에 절연막을 증착하므로써, 상기 스페이서에 의해 식각 공정시 발생하는 게이트 절연막의 침식이 억제되어 단차가 발생하는 두 소자간의 절연막을 안정하게 형성할 수 있어 반도체 장치의 신뢰성 및 특성을 향상시킬 수 있는 단차성 절연막을 가지는 반도체 장치의 형성 방법을 제공하는데 있다.
도 1a 내지 도 1j는 본 발명의 일 실시예에 따른 단차성 절연막을 가지는 반도체 장치를 형성하기 위한 공정 순서도이다.
도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 단차성 절연막을 가지는 반도체 장치를 형성하기 위한 공정 순서도이다.
도 3a 내지 도 3f는 본 발명의 또 다른 실시예에 따른 단차성 절연막을 가지는 반도체 장치를 형성하기 위한 공정 순서도이다.
*도면의 주요 부분에 대한 부호의 설명*
10,50,100: 실리콘 기판 12,52,102: 필드 산화막
14',54,62b,104': 게이트 절연막 16',28b,106a: 게이트 전극
17,29,31,109,115: 포토레지스트 패턴
22,32,58,66,110: 저농도 불순물 주입영역
24,60,108: 제 1 스페이서 28a,68a,114a: 제 2 스페이서
34a: 제 3 스페이서 34b,68b: 스페이서
56: 하부 게이트 전극 64a: 상부 게이트 전극
62a: 폴리간 절연막 106b: 하부 전극
112b: 유전막 114b: 상부 전극
상기 목적 및 다른 목적을 달성하기 위하여 본 발명은 반도체 기판의 제 1 활성 영역과 제 2 활성 영역에 각기 다른 게이트 절연막 두께를 가지는 반도체 장치를 형성함에 있어서, 상기 기판 전면에 제 1 게이트 절연막 및 제 1 도전층을 순차적으로 적층하는 단계와, 상기 제 1 활성 영역에 상기 도전층을 패터닝하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 측벽에 스페이서를 형성하는 단계와, 이후 불순물 주입 영역이 형성될 제 1 활성 영역과 제 2 활성 영역의 게이트 절연막을 제거하는 단계와, 상기 스페이서를 제외한 제 1 활성 영역과 제 2 활성 영역 상부면에 각각 상기 제 1 게이트 절연막과 소정 두께차를 가지는 제 2 게이트 절연막과 제 2 도전층을 순차적으로 적층하는 단계를 포함한다.
본 발명의 방법에 있어서, 상기 도전층을 패터닝하여 게이트 전극을 형성하는 단계 이후에는, 상기 게이트 전극이 형성된 기판 전면에 폴리실리콘산화막을 증착하는 단계를 더 포함한다. 또한, 상기 제 2 게이트 절연막과 제 2 도전층을 순차적으로 적층하는 단계 이후에는, 상기 제 2 도전층을 식각하여 상기 스페이서 위에 제 2 스페이서를 형성함과 동시에 제 2 활성 영역에 해당하는 제 2 게이트 절연막 위에 제 2 도전층이 패터닝된 게이트 전극을 형성하는 단계와, 상기 제 2 스페이서 에지 하부 근방의 제 1 활성 영역 내에 고농도로 불순물이 주입된 불순물 주입영역을 형성하는 단계와, 상기 제 2 활성 영역의 게이트 전극 측벽에 스페이서를 형성함과 동시에 제 2 스페이서 상부에 제 3 스페이서를 형성하는 단계와, 상기 게이트 전극 에지 하부 근방의 제 2 활성 영역 내에 고농도로 불순물이 주입된 불순물 주입 영역을 형성하는 단계를 더 포함한다.
그리고 본 발명의 방법에 있어서, 상기 제 2 게이트 절연막과 제 2 도전층을 순차적으로 적층하는 단계 이후에는, 상기 제 2 도전층을 패터닝하여 상기 1 활성 영역 위의 제 2 게이트 절연막 상부에 상부 게이트 전극을 형성함과 동시에 제 2 활성 영역의 제 2 게이트 절연막 상부에 게이트 전극을 각각 형성하는 단계와, 상기 제 1 활성 영역의 스페이서 상부에 제 2 스페이서를 형성함과 동시에 상기 제 2 활성 영역의 게이트 전극 측벽에 스페이서를 형성하는 단계와, 상기 제 2 스페이서 에지 하부 근방의 제 1 활성 영역과 상기 제 2 활성 영역의 게이트 전극 에지 하부 근방의 제 2 활성 영역 내에 고농도로 불순물이 주입된 불순물 주입 영역을 형성하는 단계를 포함한다.
상기 또 다른 목적을 달성하기 위해 본 발명은 반도체 기판의 활성 영역과 소자 분리 영역에 각각의 두께가 다른 게이트 절연막과 유전체막을 가지는 반도체 장치를 형성함에 있어서, 기판의 활성 영역에 절연막을 형성하는 단계와, 활성 영역 및 소자 분리 영역 전면에 도전층을 형성하는 단계와, 적층된 도전층 및 제 1 절연막을 패턴닝하여 활성 영역에 게이트 전극 및 게이트 절연막을 형성함과 동시에 소자 분리 영역에 하부 전극을 형성하는 단계와, 게이트 전극 및 하부 전극 측벽에 스페이서를 동시에 형성하는 단계와, 게이트 전극과 하부 전극 위에 상기 전극들과 정렬되며 활성 영역에 형성된 절연막 보다는 얇은 절연막 패턴과 유전체막 패턴을 동시에 형성하는 단계와, 절연막 패턴 및 유전체막 패턴이 형성된 기판 전면에 도전층을 형성하는 단계와, 도전층을 식각하여 제 1 스페이서 측벽에 제 2 스페이를 형성하며 소자 분리 영역의 유전체막 패턴 위에 상부 전극을 형성하는 단계와, 제 2 스페이서의 하부 근방 활성 영역 내에 고농도로 불순물이 주입된 불순물 주입영역을 형성하는 단계를 포함한다.
그러므로, 본 발명은 종래 기술에서와 같이 서로 다른 전압 레벨이 요구되는 영역에 서로 다른 절연막 두께를 형성하고자 기판의 제 1 영역에 게이트 절연막 및 게이트 전극을 형성하고, 그 게이트 전극 측벽에 실리콘질화막으로 이루어진 스페이서를 형성한 후에 기판 전면에 상기 제 1 영역의 게이트 절연막과 다른 두께를 가지는 게이트 절연막을 형성하므로써, 상기 스페이서는 이후 제 2 영역의 게이트 절연막을 위한 식각 공정시 제 1 영역의 게이트 절연막이 침식되는 것을 막아주는 역할을 한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하고자 한다.
도 1a 내지 도 1j는 본 발명의 일 실시예에 따른 단차성 절연막을 가지는 반도체 장치를 형성하기 위한 공정 순서도이다. 이를 참조하면 본 발명의 반도체 장치는 다음과 같은 제조 공정 순서에 따라 형성되며, 서로 다른 전압 레벨을 필요로 하는 디바이스를 가지는 로직 회로이다.
우선, 실리콘 기판(10)에 통상적인 LOCOS(LOCal Oxidation Silicon) 형성 방법을 이용하여 소자간 분리를 위한 필드 산화막(12)을 형성한다. 그 다음 도 1a에 나타난 바와 같이 상기 기판(10) 전면에 제 1 게이트 절연막(14)으로서 실리콘산화막을 70Å, 제 1 도전층(16)으로서 P(Phosphorus)이 도핑된 폴리실리콘을 1000∼3000Å로 순차적으로 적층한다.
이어서 도 1b에 나타난 바와 같이 게이트 마스킹 공정 및 식각 공정으로 제 1 도전층(16)을 패터닝하여 기판(10)의 제 1 활성 영역(A)에 게이트 전극(16')을 형성한다.
그 다음 도 1c에 나타난 바와 같이 사진 공정을 실시하여 제 2 활성 영역(B)의 기판을 포토레지스트 패턴(17)으로 마스킹하고, 활성 영역과 다른 도전형 불순물을 저농도로 이온 주입하여 제 1 활성 영역(A)의 게이트 전극(16') 에지 근방과 필드 산화막(12) 사이에 불순물이 주입된 저농도 불순물 영역(22)을 형성한다. 그리고, 포토레지스트 패턴(17)을 제거한 후, 기판(10) 전면에 얇은 절연막으로서 실리콘산화막(20a,20b)을 증착한다.
이어서 도 1d에 나타난 바와 같이 기판(10) 전면에 절연막으로서 실리콘질화막을 증착하고 블랭킷 식각 공정을 실시하여 제 1 활성 영역(A)의 게이트 전극(16') 측벽에 제 1 스페이서(24)를 형성한다.
도 1e에 나타난 바와 같이 기판(10) 전면에 습식 식각공정을 실시하여 게이트 전극(16') 상부면과 소스/드레인 영역이 형성될 부분에 해당하는 제 1 활성 영역(A) 및 제 2 활성 영역(B) 표면의 산화막(20a,20b)을 제거하여 제 2 활성 영역(B)의 표면을 개방시킨다.
그 다음 도 1f에 나타난 바와 같이 상기 기판(10) 전면에 제 2 게이트 절연막으로서 실리콘산화막을 50Å 두께로 증착한다. 이로 인해 소스/드레인이 형성될 부분의 제 1 활성 영역(A) 및 게이트 전극(16') 상부면에 증착된 실리콘산화막(26a)은 이후 공정에서 버퍼 역할을 하며, 제 2 활성 영역(B) 상부면에 증착된 실리콘산화막(26b)은 게이트 절연막의 역할을 한다. 이어서 결과물 전면에 제 2 도전층으로서, P가 도핑된 폴리실리콘층(28)을 1000∼3000Å 두께로 증착한다.
그리고, 사진 및 식각 공정으로 폴리실리콘층(28)을 식각해서 도 1g에 나타난 바와 같이 제 1 활성 영역(A)의 제 1 스페이서(24) 측벽 위에 제 2 스페이서(28a)와, 제 2 활성 영역(B)의 실리콘산화막(26b) 상부에 게이트 전극(28b)을 동시에 형성한다. 여기서 제 2 스페이서(28a)는 저농도 불순물 영역(22)과 이후 형성될 소스/드레인 영역(30)을 분리하기 위한 역할을 한다.
그 다음 도 1h에 나타난 바와 같이 사진 공정으로 제 2 활성 영역(B)를 마스킹하는 포토레지스트 패턴(29)을 결과물에 형성하고, 제 1 활성 영역(A)과 다른 도전형 불순물을 고농도로 이온 주입하여 제 1 스페이서(24) 에지 근방의 제 1 활성 영역(A)에 불순물이 주입된 불순물 주입영역으로서, 소스/드레인 영역(30)을 형성한다.
상기 포토레지스트 패턴(29)을 제거하고, 다음 사진 공정을 진행하여 제 1 활성 영역(A)를 마스킹하는 포토레지스트 패턴(31)을 결과물에 형성한다. 도 1i에 나타난 바와 같이 제 2 활성 영역(B)과 다른 도전형 불순물을 저농도로 이온 주입하여 게이트 전극(28b) 에지 하부 근방의 제 2 활성 영역(B)에 불순물이 주입된 저농도 불순물 영역(32)을 형성한다.
이어서 상기 포토레지스트 패턴(31)을 제거하고, 도 1j에 나타난 바와 같이 제 2 활성 영역(B)의 저농도 불순물 영역(32)이 형성된 결과물 전면에 실리콘산화막을 증착한다. 건식 식각 공정으로 상기 증착된 실리콘산화막을 식각해서 제 1 활성 영역(A)의 제 2 스페이서(28a)위에 제 3 스페이서(34a)를 형성하며 이와 동시에 제 2 활성 영역(B)의 게이트 전극(28b) 측벽에도 스페이서(34b)를 형성한다.
그 다음, 제 2 활성 영역(B)과 다른 도전형 불순물을 고농도로 이온 주입하여 상기 스페이서(34b) 에지 근방의 제 2 활성 영역(B)에 불순물이 주입된 불순물 주입영역으로서 소스/드레인 영역(36)을 형성한다.
위와 같은 제조 공정 순서에 따른 본 발명은, 상대적으로 높은 전압이 인가되는 제 1 활성 영역(A)의 게이트 전극(16') 형성시 해당 영역의 게이트 절연막(14')을 높은 두께로 확보한 후에 계속해서 상기 게이트 전극(16')에 실리콘질화막의 스페이서(24)를 형성하기 때문에, 상기 제 1 활성 영역(A)의 게이트 절연막(14')은 상대적으로 낮은 전압이 인가되는 제 2 활성 영역(B)의 자연 산화막을 제거하기 위한 식각 공정시 상기 스페이서(24)에 의해 보호된다. 그 다음, 본 발명의 제조 공정은 제 2 활성 영역에 얇은 두께의 게이트 절연막을 형성한 후에 게이트 전극을 형성하기 때문에, 단차가 발생하는 두 영역들(A,B)에 있는 게이트 절연막의 질을 양호하게 획득할 수 있다.
도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 단차성 절연막을 가지는 반도체 장치를 형성하기 위한 공정 순서도로서, 이 실시예는 서로 다른 전압 레벨이 요구되는 메모리 셀 어레이부와 그 주변 회로를 구비하는 반도체 장치의 형성 공정에 관한 것이다.
이 발명의 제조 방법은 도 1a 내지 도 1e와 같이 동일한 공정 순서를 진행한다. 그러면 도 2a에 나타난 바와 같이 메모리 셀 어레이부가 형성될 제 1 활성 영역(M)에 터널을 가지는 게이트 절연막(54), 하부 게이트 전극(56), 저농도 불순물 주입영역(58) 및 제 1 스페이서(60)를 순차적으로 형성하고, 주변 회로 영역이 형성될 제 2 활성 영역(L) 표면을 개방한다.
그 다음 도 2b에 나타난 바와 같이 기판(50) 전면에 절연막으로서 실리콘산화막을 제 1 활성 영역(M)의 게이트 절연막보다 얇은 두께로 증착하여 소스/드레인이 형성될 부분에 해당하는 제 1 활성 영역표면, 하부 게이트 전극(56)의 상부면 및 제 2 활성 영역(L) 전면에 실리콘산화막(62a,62a',62b)이 증착된다. 이때, 하부 게이트 전극(56) 상부면에 증착된 실리콘산화막(62a')은 폴리간 절연막의 역할을 하며, 제 2 활성 영역(L) 전면에 증착된 실리콘산화막(62b)은 게이트 절연막의 역할을 한다. 한편, 제 1 활성 영역(M)의 게이트 절연막은 90∼120Å 두께로 형성되는데, 반하여 제 2 활성 영역(L)의 게이트 절연막은 60∼80Å 두께로 형성된다. 그리고 나서, 제 2 활성 영역을 마스킹하고 제 1 활성 영역(M)에 저농도 불순물 이온 주입 공정을 실시하여 상기 하부 게이트 전극(56) 에지 근방의 활성 영역 내에 저농도 불순물 주입영역(58)을 형성한다. 그리고, 기판(50) 전면에 도전층(64)을 형성한다.
이어서, 도 2c에 나타난 바와 같이 사진 및 식각 공정으로 도전층(64)을 패터닝하여 제 1 활성 영역(M)의 하부 게이트 전극(56) 상부에 정렬되는 상부 게이트 전극(64a)을 형성하며, 제 2 활성 영역(L)의 게이트 절연막(62b) 위에 노말 게이트 전극(64b)을 형성한다. 이로 인해 제 1 활성 영역에는 하부 게이트 전극(56), 폴리간 절연막(62a') 및 상부 게이트 전극(64a)로 이루어진 메모리 셀의 게이트 전극(G)이 형성된다.
그 다음 도 2d에 나타난 바와 같이 제 1 활성 영역(M)을 마스킹하고 저농도 불순물 이온 주입 공정을 실시하여 노말 게이트 전극(64b) 에지 근방의 제 2 활성 영역 내에 저농도 불순물 주입영역(66)을 형성한다. 계속해서 기판(50) 전면에 절연막으로서 실리콘산화막을 증착하고, 식각공정으로 실리콘산화막을 식각해서 제 1 활성 영역(M)의 제 1 스페이서(60) 상부에 제 2 스페이서(68a)를 형성하며 노말 게이트 전극(64b)의 측벽에 스페이서(68b)를 형성한다.
이어서 고농도로 불순물 이온 주입 공정을 실시하여 제 2 스페이서(68a) 에지 하부 근방의 제 1 활성 영역과, 노말 게이트 전극 측벽의 스페이서(68b) 에지 하부 근방의 제 2 활성 영역 내에 불순물이 주입된 불순물 주입영역들(70a,70b)을 각각 형성한다. 이때, 불순물 주입 영역들(70a,70b)은 각 트랜지스터의 소스/드레인 영역이다.
그러므로, 메모리 셀의 하부 게이트 전극(56) 측벽에 형성된 제 1 스페이서(60)에 의해 셀의 게이트 절연막(54)을 이후 식각 공정으로부터 보호할 수 있을 뿐만 아니라 주변 회로부의 게이트 절연막(62b)의 막질을 안정한 상태로 얻을 수 있다.
도 3a 내지 도 3f는 본 발명의 또 다른 실시예에 따른 단차성 절연막을 가지는 반도체 장치를 형성하기 위한 공정 순서도이다. 이를 참조하면 본 발명의 반도체 장치는 다음과 같은 제조 공정 순서에 따라 형성되며, 서로 다른 전압 레벨을 필요로 하는 트랜지스터 및 커패시터를 포함한다.
우선, 실리콘 기판(100)에 통상적인 LOCOS(LOCal Oxidation Silicon) 제조 방법을 이용하여 소자간 분리를 위한 필드 산화막(103)을 형성한다. 그 다음 도 3a에 나타난 바와 같이 이후 트랜지스터가 형성될 기판(100)의 활성 영역(C)에 게이트 절연막(104)으로서 실리콘산화막을 100Å 두께로 증착한다. 그리고, 기판(100) 전면에 도전층으로서 P(Phosphorus)이 도핑된 폴리실리콘(106)을 1000Å 두께로 증착한다.
이어서 도 3b에 나타난 바와 같이 사진 및 식각 공정으로 활성 영역(C)에 게이트 전극(106a) 및 상기 게이트 전극(106a)에 셀프 얼라인되는 게이트 절연막(014')을 형성한다. 이때, 상기 공정에 의해 이후 커패시터가 형성될 소자 분리 영역(102)에는 하부 전극(106b)이 형성된다.
그 다음 게이트 전극(106a) 및 하부 전극이 형성된 기판(100) 전면에 실리콘산화막을 증착하고 건식 식각 공정을 실시하여 도 3c에 나타난 바와 같이 활성 영역(C)에 해당하는 게이트 전극(106a) 측벽에 제 1 스페이서(108)를 형성하며, 소자 분리 영역(102)에 해당하는 하부 전극(106b) 측벽에 스페이서(108)를 형성한다.
이어서 사진 공정을 실시하여 소자 분리 영역(102)를 마스킹하는 포토레지스트 패턴(109)을 결과물에 형성하고, 활성 영역과 다른 도전형 불순물을 저농도로 이온 주입한다. 그 결과 상기 게이트 전극(106a) 에지 하부 근방과 소자 분리 영역(102) 사이의 활성 영역에는 저농도 불순물 영역(110)이 형성된다. 그 다음, 상기 포토래지스트 패턴(109)을 제거한다.
이어서 도 3d에 나타난 바와 같이 결과물 전면에 얇은 두께와 유전상수가 높은 절연막을 증착하고, 사진 및 식각 공정으로 증착된 절연막을 패터닝하여 게이트 전극(106a) 위에 버퍼용 막(112a)을 형성하고, 하부 전극(106b) 위에 유전막(112b)을 형성한다.
그 다음 도 3e에 나타난 바와 같이 상기 결과물 전면에 도전층으로서 P이 도핑된 폴리실리콘을 1000∼3000Å 두께로 증착한다.
이어서 도 3f에 나타난 바와 같이 사진 및 식각 공정으로 상기 폴리실리콘을 선택 식각해서 활성 영역(C)의 제 1 스페이서(108) 측벽에 제 2 스페이서(114a)를 형성하며, 유전막(112b) 위에 상부 전극(114b)을 형성한다. 그리고, 사진 공정으로 소자 분리 영역(102)를 마스킹한 후에 상기 활성 영역과 다른 도전형 불순물을 고농도로 이온 주입하여 제 1 스페이서(108) 에지 하부 근방의 활성 영역과 소자 분리 영역(102) 사이에 불순물이 주입된 소스/드레인 영역(116)을 형성한다.
위와 같은 본 발명의 제조 공정 순서에 의하면, 트랜지스터의 게이트 전극을 형성하면서 커패시터의 하부 전극을 동시에 형성하며 상기 게이트 전극과 하부 전극 측벽에 각각 스페이서를 형성하기 때문에 트랜지스터의 게이트 절연막의 막질을 식각 공정으로부터 안정하게 할 수 있다. 더욱이, 본 발명은 절연막으로 게이트 전극 상부의 버퍼용 막을 형성하면서 커패시터의 유전막을 동시에 형성하며, 상기 게이트 전극의 스페이서 형성과 함께 커패시터의 상부 전극을 형성하기 때문에 반도체 장치의 제조 공정이 단순해진다.
본 발명은 전원 전압이 다르게 인가되는 메모리 셀 어레이부와 주변 회로부가 복합화된 반도체 장치, 또는 서로 다른 전원 전압을 인가받거나 출력하는 로직 회로의 게이트 절연막을 형성함에 있어서, 상기 영역간에 단차를 발생하는 게이트 절연막을 균일한 두께로 확보할 수 있다.
또한, 본 발명은 상기 게이트 절연막을 안정하게 형성할 수 있어 반도체 장치의 신뢰성 및 특성을 향상시킬 수 있는 효과가 있다.
Claims (9)
- 반도체 기판의 제 1 활성 영역과 제 2 활성 영역에 각기 다른 게이트 절연막 두께를 가지는 반도체 장치를 형성함에 있어서,상기 기판 전면에 제 1 게이트 절연막 및 제 1 도전층을 순차적으로 적층하는 단계;상기 제 1 활성 영역에 상기 도전층을 패터닝하여 게이트 전극을 형성하는 단계;상기 게이트 전극 측벽에 스페이서를 형성하는 단계;이후 불순물 주입 영역이 형성될 제 1 활성 영역과 제 2 활성 영역의 게이트 절연막을 제거하는 단계; 및상기 스페이서를 제외한 제 1 활성 영역과 제 2 활성 영역 상부면에 각각 상기 제 1 게이트 절연막과 소정 두께차를 가지는 제 2 게이트 절연막과 제 2 도전층을 순차적으로 적층하는 단계를 포함하여 이루어진 것을 특징으로 하는 단차성 절연막을 가지는 반도체 장치의 형성 방법.
- 제 1항에 있어서, 상기 스페이서는 실리콘질화막을 사용하는 것을 특징으로 하는 단차성 절연막을 가지는 반도체 장치의 형성 방법.
- 제 1항에 있어서, 상기 도전층을 패터닝하여 게이트 전극을 형성하는 단계 이후,상기 게이트 전극이 형성된 기판 전면에 폴리실리콘산화막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 단차성 절연막을 가지는 반도체 장치의 형성 방법.
- 제 1항에 있어서, 상기 제 2 게이트 절연막과 제 2 도전층을 순차적으로 적층하는 단계 이후,상기 제 2 도전층을 식각하여 상기 스페이서 위에 제 2 스페이서를 형성함과 동시에 제 2 활성 영역에 해당하는 제 2 게이트 절연막 위에 제 2 도전층이 패터닝된 게이트 전극을 형성하는 단계;상기 제 2 스페이서 에지 하부 근방의 제 1 활성 영역 내에 고농도로 불순물이 주입된 불순물 주입영역을 형성하는 단계;상기 제 2 활성 영역의 게이트 전극 측벽에 스페이서를 형성함과 동시에 제 2 스페이서 상부에 제 3 스페이서를 형성하는 단계; 및상기 게이트 전극 에지 하부 근방의 제 2 활성 영역 내에 고농도로 불순물이 주입된 불순물 주입 영역을 형성하는 단계를 더 포함하여 이루어진 것을 특징으로 하는 단차성 절연막을 가지는 반도체 장치의 형성 방법.
- 제 4항에 있어서, 상기 제 3 스페이서 및 제 2 활성 영역의 스페이서는 실리콘산화막 및 실리콘질화막 중에서 선택한 어느 한 막을 사용하는 것을 특징으로 하는 단차성 절연막을 가지는 반도체 장치의 형성 방법.
- 제 1항에 있어서, 상기 제 2 게이트 절연막과 제 2 도전층을 순차적으로 적층하는 단계 이후,상기 제 2 도전층을 패터닝하여 상기 1 활성 영역의 제 2 게이트 절연막 상부에 상부 게이트 전극을 형성함과 동시에 제 2 활성 영역의 제 2 게이트 절연막 상부에 게이트 전극을 각각 형성하는 단계;상기 제 1 활성 영역의 스페이서 상부에 제 2 스페이서를 형성함과 동시에 상기 제 2 활성 영역의 게이트 전극 측벽에 스페이서를 형성하는 단계; 및상기 제 2 스페이서 에지 하부 근방의 제 1 활성 영역과 상기 제 2 활성 영역의 게이트 전극 에지 하부 근방의 제 2 활성 영역 내에 고농도로 불순물이 주입된 불순물 주입 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 단차성 절연막을 가지는 반도체 장치의 형성 방법.
- 제 6항에 있어서, 상기 1 활성 영역의 제 2 스페이서 및 제 2 활성 영역의 스페이서는 실리콘산화막 및 실리콘질화막 중에서 선택한 어느 한 막을 사용하는 것을 특징으로 하는 단차성 절연막을 가지는 반도체 장치의 형성 방법.
- 반도체 기판의 활성 영역과 소자 분리 영역에 각각의 두께가 다른 게이트 절연막과 유전체막을 가지는 반도체 장치를 형성함에 있어서,상기 기판의 활성 영역에 절연막을 형성하는 단계;상기 활성 영역 및 소자 분리 영역 전면에 도전층을 형성하는 단계;상기 적층된 도전층 및 제 1 절연막을 패턴닝하여 상기 활성 영역에 게이트 전극 및 게이트 절연막을 형성함과 동시에 소자 분리 영역에 하부 전극을 형성하는 단계;상기 게이트 전극 측벽 및 하부 전극 측벽에 스페이서를 동시에 형성하는 단계;상기 게이트 전극과 하부 전극 위에 상기 전극들과 정렬되며 상기 활성 영역에 형성된 절연막보다는 얇은 절연막 패턴과 유전체막 패턴을 동시에 형성하는 단계;상기 절연막 패턴 및 유전체막 패턴이 형성된 기판 전면에 도전층을 형성하는 단계;상기 도전층을 식각하여 제 1 스페이서 측벽에 제 2 스페이를 형성하며 상기 소자 분리 영역의 유전체막 패턴 위에 상부 전극을 형성하는 단계; 및상기 제 2 스페이서의 하부 근방 활성 영역 내에 고농도로 불순물이 주입된 불순물 주입영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 단차성 절연막을 가지는 반도체 장치의 형성 방법.
- 제 1항에 있어서, 상기 제 1 스페이서는 실리콘질화막을 사용하는 것을 특징으로 하는 단차성 절연막을 가지는 반도체 장치의 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980026413A KR100289490B1 (ko) | 1998-07-01 | 1998-07-01 | 단차성 절연막을 가지는 반도체 장치의 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980026413A KR100289490B1 (ko) | 1998-07-01 | 1998-07-01 | 단차성 절연막을 가지는 반도체 장치의 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000007209A true KR20000007209A (ko) | 2000-02-07 |
| KR100289490B1 KR100289490B1 (ko) | 2001-11-22 |
Family
ID=19542702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980026413A KR100289490B1 (ko) | 1998-07-01 | 1998-07-01 | 단차성 절연막을 가지는 반도체 장치의 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100289490B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100451463B1 (ko) * | 2000-12-30 | 2004-10-08 | 주식회사 하이닉스반도체 | 이중 게이트산화막을 가진 반도체소자의 제조방법 |
| KR20130058402A (ko) * | 2011-11-25 | 2013-06-04 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3989761B2 (ja) | 2002-04-09 | 2007-10-10 | 株式会社半導体エネルギー研究所 | 半導体表示装置 |
| KR100968496B1 (ko) | 2002-04-15 | 2010-07-07 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시장치 및 그 제조방법 |
| US7256421B2 (en) | 2002-05-17 | 2007-08-14 | Semiconductor Energy Laboratory, Co., Ltd. | Display device having a structure for preventing the deterioration of a light emitting device |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63261870A (ja) * | 1987-04-20 | 1988-10-28 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH05315604A (ja) * | 1992-05-13 | 1993-11-26 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH07183462A (ja) * | 1993-12-22 | 1995-07-21 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH08330511A (ja) * | 1995-05-29 | 1996-12-13 | Yamaha Corp | 半導体装置とその製造方法 |
| JP2874620B2 (ja) * | 1995-11-14 | 1999-03-24 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1998
- 1998-07-01 KR KR1019980026413A patent/KR100289490B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100451463B1 (ko) * | 2000-12-30 | 2004-10-08 | 주식회사 하이닉스반도체 | 이중 게이트산화막을 가진 반도체소자의 제조방법 |
| KR20130058402A (ko) * | 2011-11-25 | 2013-06-04 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100289490B1 (ko) | 2001-11-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6559012B2 (en) | Method for manufacturing semiconductor integrated circuit device having floating gate and deposited film | |
| US6869849B2 (en) | Semiconductor device and its manufacturing method | |
| US20080050875A1 (en) | Methods of fabricating embedded flash memory devices | |
| US8325516B2 (en) | Semiconductor device with split gate memory cell and fabrication method thereof | |
| US5470776A (en) | Method for fabricating stacked dynamic random access memory cell | |
| JPH0586863B2 (ko) | ||
| KR0119961B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR0135067B1 (ko) | 반도체 장치의 메모리셀 제조방법 및 구조 | |
| US5913129A (en) | Method of fabricating a capacitor structure for a dynamic random access memory | |
| US7208371B2 (en) | Method of fabricating split gate flash memory device | |
| KR100289490B1 (ko) | 단차성 절연막을 가지는 반도체 장치의 형성 방법 | |
| JPH0799292A (ja) | 半導体素子のキャパシタ形成方法 | |
| KR100526476B1 (ko) | 스플릿 게이트형 플래쉬 메모리 소자의제조방법 | |
| JP4394177B2 (ja) | 半導体装置及びその製造方法 | |
| KR100444612B1 (ko) | 반도체 메모리 소자의 제조 방법 | |
| KR100541154B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR0151070B1 (ko) | 실리콘-온-인슐레이터 구조를 이용한 캐패시터 및 그 제조방법 | |
| KR100232228B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100419751B1 (ko) | 반도체소자의 제조방법 | |
| KR101167205B1 (ko) | 반도체 소자의 제조 방법 | |
| KR0165391B1 (ko) | 에스 램 셀 및 그 제조방법 | |
| KR930009133B1 (ko) | 디램 셀의 커패시터 제조방법 | |
| KR970011758B1 (ko) | 반도체 집적회로의 전도막 형성방법 | |
| KR20040082184A (ko) | 반도체 장치의 게이트 절연막 및 그 형성 방법 | |
| KR20020096741A (ko) | 플래쉬 메모리 셀의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20060124 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |