JPH07183462A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH07183462A JPH07183462A JP32494393A JP32494393A JPH07183462A JP H07183462 A JPH07183462 A JP H07183462A JP 32494393 A JP32494393 A JP 32494393A JP 32494393 A JP32494393 A JP 32494393A JP H07183462 A JPH07183462 A JP H07183462A
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- JP
- Japan
- Prior art keywords
- electrode
- transistor
- forming
- capacitor
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 複数の電極膜層を有する半導体装置におい
て、製造工程の追加を最小限におさえてホットキャリア
によるトランジスタ特性変動を防止する。 【構成】 半導体基板１上に素子分離用絶縁膜２を形成
した後、トランジスタのゲート電極を第１電極膜４によ
り形成する。次に、トランジスタのソース・ドレイン領
域に不純物を注入・拡散し、不純物拡散層９を形成す
る。そして、第２電極膜７と第２酸化膜６をエッチング
する際に、トランジスタのゲート電極に沿っても第２電
極膜７を残し、サイドウォール１０を形成する。その
後、トランジスタのソース・ドレイン領域に不純物を注
入・拡散し不純物拡散層９を２重構造とする。以上によ
り、容易にトランジスタをＬＤＤ構造とすることがで
き、ホットキャリア耐性を向上させることができる。
て、製造工程の追加を最小限におさえてホットキャリア
によるトランジスタ特性変動を防止する。 【構成】 半導体基板１上に素子分離用絶縁膜２を形成
した後、トランジスタのゲート電極を第１電極膜４によ
り形成する。次に、トランジスタのソース・ドレイン領
域に不純物を注入・拡散し、不純物拡散層９を形成す
る。そして、第２電極膜７と第２酸化膜６をエッチング
する際に、トランジスタのゲート電極に沿っても第２電
極膜７を残し、サイドウォール１０を形成する。その
後、トランジスタのソース・ドレイン領域に不純物を注
入・拡散し不純物拡散層９を２重構造とする。以上によ
り、容易にトランジスタをＬＤＤ構造とすることがで
き、ホットキャリア耐性を向上させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、複数の電極膜層によっ
て形成される容量を有した半導体装置の製造方法に関す
るものである。
て形成される容量を有した半導体装置の製造方法に関す
るものである。
【０００２】
【従来の技術】半導体装置の集積化が進む中で、複数の
電極膜層を構成することにより、その層間容量をキャパ
シタとして用いる技術が開発されている。この技術によ
り配線工程中にキャパシタを持たせることができ、ま
た、容量の大きなキャパシタの形成、容量をより制御し
やすいキャパシタの形成が可能となっており、アナログ
ＭＯＳプロセス、ＯＴＰＭＯＳプロセス等を中心とした
多くのマイクロコンピュータ、ロジック回路装置、ＡＳ
ＩＣに適用されている。
電極膜層を構成することにより、その層間容量をキャパ
シタとして用いる技術が開発されている。この技術によ
り配線工程中にキャパシタを持たせることができ、ま
た、容量の大きなキャパシタの形成、容量をより制御し
やすいキャパシタの形成が可能となっており、アナログ
ＭＯＳプロセス、ＯＴＰＭＯＳプロセス等を中心とした
多くのマイクロコンピュータ、ロジック回路装置、ＡＳ
ＩＣに適用されている。
【０００３】以下に従来の複数電極膜構成の半導体装置
の製造方法について説明する。図２は従来の半導体装置
の製造方法の工程順断面図を示すものである。
の製造方法について説明する。図２は従来の半導体装置
の製造方法の工程順断面図を示すものである。
【０００４】図２において、１はＰ型シリコンで構成さ
れた半導体基板、２は半導体基板１上に形成された素子
分離用絶縁膜、３は電極膜をエッチングする際の表面保
護のために形成された第１酸化膜、４はキャパシタ下部
電極となる第１電極膜、５はキャパシタ下部をパターニ
ングするための第１ホトレジスト、６はゲート酸化膜お
よびキャパシタの容量となる第２酸化膜、７はゲート電
極膜およびキャパシタ上部電極となる第２電極膜、８は
ゲート電極・キャパシタ上部電極をパターニングするた
めの第２ホトレジスト、９は半導体基板１の表面に選択
的に形成された不純物拡散層である。
れた半導体基板、２は半導体基板１上に形成された素子
分離用絶縁膜、３は電極膜をエッチングする際の表面保
護のために形成された第１酸化膜、４はキャパシタ下部
電極となる第１電極膜、５はキャパシタ下部をパターニ
ングするための第１ホトレジスト、６はゲート酸化膜お
よびキャパシタの容量となる第２酸化膜、７はゲート電
極膜およびキャパシタ上部電極となる第２電極膜、８は
ゲート電極・キャパシタ上部電極をパターニングするた
めの第２ホトレジスト、９は半導体基板１の表面に選択
的に形成された不純物拡散層である。
【０００５】以上のように構成された半導体装置の製造
方法について説明する。まず、図２の（ａ）に示すよう
に半導体基板１の上に選択酸化法により素子分離用絶縁
膜２を形成した後、キャパシタ下部電極形成のため第１
酸化膜３（表面保護酸化）、第１電極膜４を設け、通常
のリソグラフィー技術によってキャパシタ下部電極形成
用の第１ホトレジスト５をパターニングする。次に、図
２の（ｂ）に示すように第１電極膜４と第１酸化膜３を
エッチングして、キャパシタ下部電極を形成する。次
に、図２の（ｃ）に示すようにトランジスタのゲート酸
化膜およびキャパシタの容量を形成するために第２酸化
膜６を設け、ゲート電極およびキャパシタ上部電極を形
成するために第２電極膜７を設け、通常のリソグラフィ
ー技術によってゲート・キャパシタ上部形成用の第２ホ
トレジスト８をパターニングする。そして、図２の
（ｄ）に示すように第２電極膜７と第２酸化膜６をエッ
チングしてゲート・キャパシタを形成した後、トランジ
スタのソース・ドレイン領域に不純物を注入・拡散し、
不純物拡散層９を形成する。
方法について説明する。まず、図２の（ａ）に示すよう
に半導体基板１の上に選択酸化法により素子分離用絶縁
膜２を形成した後、キャパシタ下部電極形成のため第１
酸化膜３（表面保護酸化）、第１電極膜４を設け、通常
のリソグラフィー技術によってキャパシタ下部電極形成
用の第１ホトレジスト５をパターニングする。次に、図
２の（ｂ）に示すように第１電極膜４と第１酸化膜３を
エッチングして、キャパシタ下部電極を形成する。次
に、図２の（ｃ）に示すようにトランジスタのゲート酸
化膜およびキャパシタの容量を形成するために第２酸化
膜６を設け、ゲート電極およびキャパシタ上部電極を形
成するために第２電極膜７を設け、通常のリソグラフィ
ー技術によってゲート・キャパシタ上部形成用の第２ホ
トレジスト８をパターニングする。そして、図２の
（ｄ）に示すように第２電極膜７と第２酸化膜６をエッ
チングしてゲート・キャパシタを形成した後、トランジ
スタのソース・ドレイン領域に不純物を注入・拡散し、
不純物拡散層９を形成する。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来の方法ではトランジスタ・キャパシタを形成した
時点でトランジスタがＤＤＤ構造になっているため、ド
レイン領域近傍の高電界領域で発生したホットエレクト
ロンによる特性変動を十分に防ぐことができない。これ
を防ぐ手段としてトランジスタをＬＤＤ構造にするため
には、ゲート電極形成後さらにサイドウォール形成の工
程を追加する必要があった。
た従来の方法ではトランジスタ・キャパシタを形成した
時点でトランジスタがＤＤＤ構造になっているため、ド
レイン領域近傍の高電界領域で発生したホットエレクト
ロンによる特性変動を十分に防ぐことができない。これ
を防ぐ手段としてトランジスタをＬＤＤ構造にするため
には、ゲート電極形成後さらにサイドウォール形成の工
程を追加する必要があった。
【０００７】本発明は、上記従来の課題を解決するもの
で、工程の追加を最小限にしてトランジスタをＬＤＤ構
造にすることにより、ホットキャリア耐圧を飛躍的に向
上させることのできる半導体装置の製造方法を提供する
ことを目的とする。
で、工程の追加を最小限にしてトランジスタをＬＤＤ構
造にすることにより、ホットキャリア耐圧を飛躍的に向
上させることのできる半導体装置の製造方法を提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体装置の製造方法は、トランジスタのゲ
ート電極をキャパシタ下部電極形成時に形成し、キャパ
シタ上部電極形成時にトランジスタのサイドウォールを
形成する。
に本発明の半導体装置の製造方法は、トランジスタのゲ
ート電極をキャパシタ下部電極形成時に形成し、キャパ
シタ上部電極形成時にトランジスタのサイドウォールを
形成する。
【０００９】
【作用】この構成によって、サイドウォール形成の工程
を追加することなく、注入工程の追加のみでトランジス
タをＬＤＤ構造とすることができ、ドレイン近傍の高電
界が緩和されホットキャリアによるトランジスタ特性変
動が大幅に防止できる。
を追加することなく、注入工程の追加のみでトランジス
タをＬＤＤ構造とすることができ、ドレイン近傍の高電
界が緩和されホットキャリアによるトランジスタ特性変
動が大幅に防止できる。
【００１０】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。
しながら説明する。
【００１１】図１は本発明の一実施例における半導体装
置の製造方法の工程順断面図である。図１において、１
はＰ型シリコンからなる半導体基板、２は素子分離用絶
縁膜、３はゲート酸化膜となる第１酸化膜、４はゲート
電極膜およびキャパシタ下部電極膜となる第１電極膜、
５はゲート電極およびキャパシタ下部電極をパターニン
グするための第１ホトレジスト、９は半導体基板１の表
面に選択的に形成された不純物拡散層、６はキャパシタ
の容量となる第２酸化膜、７はキャパシタ上部電極とな
る第２電極膜、８はキャパシタ上部電極をパターニング
するための第２ホトレジスト、１０はゲート電極に沿っ
て形成されたサイドウォールである。
置の製造方法の工程順断面図である。図１において、１
はＰ型シリコンからなる半導体基板、２は素子分離用絶
縁膜、３はゲート酸化膜となる第１酸化膜、４はゲート
電極膜およびキャパシタ下部電極膜となる第１電極膜、
５はゲート電極およびキャパシタ下部電極をパターニン
グするための第１ホトレジスト、９は半導体基板１の表
面に選択的に形成された不純物拡散層、６はキャパシタ
の容量となる第２酸化膜、７はキャパシタ上部電極とな
る第２電極膜、８はキャパシタ上部電極をパターニング
するための第２ホトレジスト、１０はゲート電極に沿っ
て形成されたサイドウォールである。
【００１２】以上のように構成された半導体装置の製造
方法について説明する。まず、図１の（ａ）に示すよう
に半導体基板１の上に選択酸化法により素子分離用絶縁
膜２を形成した後、ゲート電極およびキャパシタ下部電
極形成のため第１酸化膜３、第１電極膜４を設け、通常
のリソグラフィー技術によってゲート電極およびキャパ
シタ下部電極形成用の第１ホトレジスト５をパターニン
グする。次に図１の（ｂ）に示すように第１電極膜４と
第１酸化膜３をエッチングしてゲート電極およびキャパ
シタ下部電極を形成した後、トランジスタのソース・ド
レイン領域に不純物を注入・拡散し、不純物拡散層９を
形成する。次に、図１の（ｃ）に示すようにキャパシタ
の容量を形成するために第２酸化膜６を設け、キャパシ
タ上部電極を形成するために第２電極膜７を設け、通常
のリソグラフィー技術によってキャパシタ上部形成用の
第２ホトレジスト８をパターニングする。そして、図１
の（ｄ）に示すように第２電極膜７と第２酸化膜６をエ
ッチングしてキャパシタを形成する。その際に、エッチ
ング量を調節してトランジスタのゲート電極に沿った部
分にも第２電極膜７を残し、サイドウォール１０を形成
する。その後、トランジスタのソース・ドレイン領域に
不純物を注入・拡散し不純物拡散層９を２重構造とす
る。
方法について説明する。まず、図１の（ａ）に示すよう
に半導体基板１の上に選択酸化法により素子分離用絶縁
膜２を形成した後、ゲート電極およびキャパシタ下部電
極形成のため第１酸化膜３、第１電極膜４を設け、通常
のリソグラフィー技術によってゲート電極およびキャパ
シタ下部電極形成用の第１ホトレジスト５をパターニン
グする。次に図１の（ｂ）に示すように第１電極膜４と
第１酸化膜３をエッチングしてゲート電極およびキャパ
シタ下部電極を形成した後、トランジスタのソース・ド
レイン領域に不純物を注入・拡散し、不純物拡散層９を
形成する。次に、図１の（ｃ）に示すようにキャパシタ
の容量を形成するために第２酸化膜６を設け、キャパシ
タ上部電極を形成するために第２電極膜７を設け、通常
のリソグラフィー技術によってキャパシタ上部形成用の
第２ホトレジスト８をパターニングする。そして、図１
の（ｄ）に示すように第２電極膜７と第２酸化膜６をエ
ッチングしてキャパシタを形成する。その際に、エッチ
ング量を調節してトランジスタのゲート電極に沿った部
分にも第２電極膜７を残し、サイドウォール１０を形成
する。その後、トランジスタのソース・ドレイン領域に
不純物を注入・拡散し不純物拡散層９を２重構造とす
る。
【００１３】以上のように本実施例によれば、図１の
（ｄ）に示すように、最小限の工程の追加で容易にトラ
ンジスタをＬＤＤ構造とすることができ、ホットキャリ
ア耐性を従来の技術より飛躍的に向上させることができ
る。
（ｄ）に示すように、最小限の工程の追加で容易にトラ
ンジスタをＬＤＤ構造とすることができ、ホットキャリ
ア耐性を従来の技術より飛躍的に向上させることができ
る。
【００１４】なお、以上の実施例では２層の電極膜を有
する半導体装置の製造方法について説明したが、３層以
上の電極膜を有する半導体装置の製造方法についても同
様である。
する半導体装置の製造方法について説明したが、３層以
上の電極膜を有する半導体装置の製造方法についても同
様である。
【００１５】
【発明の効果】本発明は、２層目以降の電極膜を形成す
る際に、予め形成されていたトランジスタのゲート電極
に沿ってサイドウォールを同時に形成することでそのト
ランジスタを容易にＬＤＤ構造とし、ホットキャリア耐
性を向上することができる優れた半導体装置の製造方法
である。
る際に、予め形成されていたトランジスタのゲート電極
に沿ってサイドウォールを同時に形成することでそのト
ランジスタを容易にＬＤＤ構造とし、ホットキャリア耐
性を向上することができる優れた半導体装置の製造方法
である。
【図１】本発明の一実施例における半導体装置の製造方
法の工程断面図
法の工程断面図
【図２】従来の半導体装置の製造方法の工程断面図
１ 半導体基板 ２ 素子分離用絶縁膜 ３ 第１酸化膜 ４ 第１電極膜 ５ 第１ホトレジスト ６ 第２酸化膜 ７ 第２電極膜 ８ 第２ホトレジスト ９ 不純物拡散層 １０ サイドウォール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 7514−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｓ
Claims (1)
- 【請求項１】 容量の形成のために２層以上の電極膜を
有する半導体装置において、半導体基板上に、ゲート電
極およびキャパシタ下部電極形成のため第１酸化膜およ
び第１電極膜を形成する工程と、通常のリソグラフィー
技術とエッチング技術によってトランジスタのゲート電
極およびキャパシタ下部電極を形成する工程と、前記ト
ランジスタのソース・ドレイン領域に不純物拡散層を形
成する工程と、キャパシタの容量を形成するための第２
酸化膜を形成する工程と、キャパシタ上部電極を形成す
るために第２電極膜を形成する工程と、通常のリソグラ
フィー技術とエッチング技術によってキャパシタ上部電
極を形成すると共に前記トランジスタのゲート電極に沿
った部分にも前記第２電極膜を残してサイドウォールを
形成する工程と、前記トランジスタのソース・ドレイン
領域の不純物拡散層を２重構造とする工程を含む半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32494393A JPH07183462A (ja) | 1993-12-22 | 1993-12-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32494393A JPH07183462A (ja) | 1993-12-22 | 1993-12-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07183462A true JPH07183462A (ja) | 1995-07-21 |
Family
ID=18171363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32494393A Pending JPH07183462A (ja) | 1993-12-22 | 1993-12-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07183462A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100228527B1 (ko) * | 1996-12-16 | 1999-11-01 | 윤종용 | 반도체 장치의 캐패시터 및 그 제조방법 |
| KR100289490B1 (ko) * | 1998-07-01 | 2001-11-22 | 박종섭 | 단차성 절연막을 가지는 반도체 장치의 형성 방법 |
| JP2007214503A (ja) * | 2006-02-13 | 2007-08-23 | Yamaha Corp | 半導体装置の製造方法 |
-
1993
- 1993-12-22 JP JP32494393A patent/JPH07183462A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100228527B1 (ko) * | 1996-12-16 | 1999-11-01 | 윤종용 | 반도체 장치의 캐패시터 및 그 제조방법 |
| KR100289490B1 (ko) * | 1998-07-01 | 2001-11-22 | 박종섭 | 단차성 절연막을 가지는 반도체 장치의 형성 방법 |
| JP2007214503A (ja) * | 2006-02-13 | 2007-08-23 | Yamaha Corp | 半導体装置の製造方法 |
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