JPH06204235A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06204235A JPH06204235A JP35870292A JP35870292A JPH06204235A JP H06204235 A JPH06204235 A JP H06204235A JP 35870292 A JP35870292 A JP 35870292A JP 35870292 A JP35870292 A JP 35870292A JP H06204235 A JPH06204235 A JP H06204235A
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】
【目的】 半導体装置を構成する半導体領域の微細化を
図り、かつトランジスタ特性を向上して高速化を可能と
する。 【構成】 例えば、縦型ｎｐｎバイポーラトランジスタ
を形成する際には、ｎ型の半導体層１０３上に第１の絶
縁膜１０４、第１の導電膜１０５及び第２の絶縁膜１０
６を順に積層し、その一部に開口部１１８を形成する。
また、第１の絶縁膜１０４をエッチングしてアンダーカ
ット部を形成し、このアンダーカット部に半導体膜１１
２を残すようにする。そして、開口部内にｐ型の不純物
を導入してベース領域１０９を形成し、かつ開口部内の
側壁部に絶縁膜１０７を形成し、これを利用してｐ型ベ
ース領域１０９にｎ型の不純物を導入してｎ型エミッタ
領域１１１を形成する。その後に、アンダーカット部の
半導体膜１１２から半導体層１０３にｐ型の不純物を拡
散させてｐ型の外部ベース領域１０８を形成する。
図り、かつトランジスタ特性を向上して高速化を可能と
する。 【構成】 例えば、縦型ｎｐｎバイポーラトランジスタ
を形成する際には、ｎ型の半導体層１０３上に第１の絶
縁膜１０４、第１の導電膜１０５及び第２の絶縁膜１０
６を順に積層し、その一部に開口部１１８を形成する。
また、第１の絶縁膜１０４をエッチングしてアンダーカ
ット部を形成し、このアンダーカット部に半導体膜１１
２を残すようにする。そして、開口部内にｐ型の不純物
を導入してベース領域１０９を形成し、かつ開口部内の
側壁部に絶縁膜１０７を形成し、これを利用してｐ型ベ
ース領域１０９にｎ型の不純物を導入してｎ型エミッタ
領域１１１を形成する。その後に、アンダーカット部の
半導体膜１１２から半導体層１０３にｐ型の不純物を拡
散させてｐ型の外部ベース領域１０８を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に不純物領域の微細化を図り、この不純物領域
で構成されるバイポーラ型トランジスタ及びＭＩＳＦＥ
Ｔ（絶縁ゲート型電界効果トランジスタ）の製造方法に
関する。
関し、特に不純物領域の微細化を図り、この不純物領域
で構成されるバイポーラ型トランジスタ及びＭＩＳＦＥ
Ｔ（絶縁ゲート型電界効果トランジスタ）の製造方法に
関する。
【０００２】
【従来の技術】従来のこの種のトランジスタの製造方法
の一つとして、特開平２−１４４９２２号公報に記載さ
れたものがある。この製造方法はバイポーラトランジス
タの製造方法に関するものであり、その製造工程図を図
６（ａ）〜（ｄ）に示す。先ず、図６（ａ）のように、
ｎ- 型エピタキシャル層２０１の表面を選択的に酸化し
て素子分離用のシリコン酸化膜２０２を形成するととも
に、このシリコン酸化膜２０２で画成される素子領域を
熱酸化して、厚さ 400〜 600Å程度のシリコン酸化膜２
０３を形成する。この上に、厚さ2500〜3500Åのポリシ
リコン膜２０４を形成し、ｐ型不純物を導入する。更
に、この上にシリコン酸化膜２０５を2000〜3000Å形成
する。
の一つとして、特開平２−１４４９２２号公報に記載さ
れたものがある。この製造方法はバイポーラトランジス
タの製造方法に関するものであり、その製造工程図を図
６（ａ）〜（ｄ）に示す。先ず、図６（ａ）のように、
ｎ- 型エピタキシャル層２０１の表面を選択的に酸化し
て素子分離用のシリコン酸化膜２０２を形成するととも
に、このシリコン酸化膜２０２で画成される素子領域を
熱酸化して、厚さ 400〜 600Å程度のシリコン酸化膜２
０３を形成する。この上に、厚さ2500〜3500Åのポリシ
リコン膜２０４を形成し、ｐ型不純物を導入する。更
に、この上にシリコン酸化膜２０５を2000〜3000Å形成
する。
【０００３】次いで、図６（ｂ）のように、バイポーラ
トランジスタのベース領域及びエミッタ領域形成予定部
分のシリコン酸化膜２０５及びポリシリコン膜２０４を
異方性エッチングにより除去し、エミッタ開口部２１２
をあけシリコン酸化膜２０３を露出させる。次に、希フ
ッ酸によりシリコン酸化膜２０３の露出部及びポリシリ
コン膜２０４の端部の下側をエッチング除去し、幅約10
00Åのアンダーカット部を形成する。そして、アンダー
カット部を埋め込むように膜厚 200〜 300Å程度のポリ
シリコン膜２０６を形成する。次に、図６（ｃ）のよう
に、熱酸化を行いポリシリコン膜２０６をアンダーカッ
ト部のみを残してシリコン酸化膜２０７に変換する。こ
れと同時にポリシリコン膜２０４中のボロンをポリシリ
コン膜２０６を通してエピタキシャル層２０１に拡散
し、外部ベース領域２０８を形成する。
トランジスタのベース領域及びエミッタ領域形成予定部
分のシリコン酸化膜２０５及びポリシリコン膜２０４を
異方性エッチングにより除去し、エミッタ開口部２１２
をあけシリコン酸化膜２０３を露出させる。次に、希フ
ッ酸によりシリコン酸化膜２０３の露出部及びポリシリ
コン膜２０４の端部の下側をエッチング除去し、幅約10
00Åのアンダーカット部を形成する。そして、アンダー
カット部を埋め込むように膜厚 200〜 300Å程度のポリ
シリコン膜２０６を形成する。次に、図６（ｃ）のよう
に、熱酸化を行いポリシリコン膜２０６をアンダーカッ
ト部のみを残してシリコン酸化膜２０７に変換する。こ
れと同時にポリシリコン膜２０４中のボロンをポリシリ
コン膜２０６を通してエピタキシャル層２０１に拡散
し、外部ベース領域２０８を形成する。
【０００４】次に、図６（ｄ）のように、シリコン酸化
膜２０７を異方性エッチングし、エミッタ開口部２１２
の内側壁部にのみ側壁２０７として残す。そして、ｐ型
不純物をｎ- 型エピタキシャル層２０１に導入してｐ型
化し、ベース領域２０９を形成する。また、リン又はヒ
素等のｎ型不純物を含むポリシリコン膜でエミッタ電極
２１０を形成し、このエミッタ電極２１０よりｎ型不純
物をベース領域２０９中へ拡散してエミッタ領域２１１
を形成する。
膜２０７を異方性エッチングし、エミッタ開口部２１２
の内側壁部にのみ側壁２０７として残す。そして、ｐ型
不純物をｎ- 型エピタキシャル層２０１に導入してｐ型
化し、ベース領域２０９を形成する。また、リン又はヒ
素等のｎ型不純物を含むポリシリコン膜でエミッタ電極
２１０を形成し、このエミッタ電極２１０よりｎ型不純
物をベース領域２０９中へ拡散してエミッタ領域２１１
を形成する。
【０００５】
【発明が解決しようとする課題】この従来の製造方法で
はポリシリコン膜２０６の熱酸化時に、ポリシリコン膜
２０４中のボロンが過度にｎ- 型エピタキシャル層２０
１中に拡散し、外部ベース領域２０８が大きくなる。こ
れにより外部ベース領域２０８乃至はバイポーラトラン
ジスタ全体の寸法が大きくなり、その微細化が困難にな
るとともに、ベース・エミッタ間耐圧の低下や、ベース
・コレクタ間寄生容量の増大をもたらし、高速動作を行
うトランジスタを得ることが困難であるという問題があ
る。また、ポリシリコン膜２０６を熱酸化してシリコン
酸化膜２０７に変換する際に体積が膨張するため、アン
ダーカット部に応力を生じ、この近傍のｎ- 型エピタキ
シャル層２０１に欠陥を生じさせ、この領域に形成され
る外部ベース領域２０８やベース領域２０９におけるリ
ーク電流を発生させ、トランジスタ特性の劣化を生じる
という問題もある。本発明の目的は、微細化を図るとと
もに、トランジスタ特性の劣化を防止した半導体装置の
製造方法を提供することにある。
はポリシリコン膜２０６の熱酸化時に、ポリシリコン膜
２０４中のボロンが過度にｎ- 型エピタキシャル層２０
１中に拡散し、外部ベース領域２０８が大きくなる。こ
れにより外部ベース領域２０８乃至はバイポーラトラン
ジスタ全体の寸法が大きくなり、その微細化が困難にな
るとともに、ベース・エミッタ間耐圧の低下や、ベース
・コレクタ間寄生容量の増大をもたらし、高速動作を行
うトランジスタを得ることが困難であるという問題があ
る。また、ポリシリコン膜２０６を熱酸化してシリコン
酸化膜２０７に変換する際に体積が膨張するため、アン
ダーカット部に応力を生じ、この近傍のｎ- 型エピタキ
シャル層２０１に欠陥を生じさせ、この領域に形成され
る外部ベース領域２０８やベース領域２０９におけるリ
ーク電流を発生させ、トランジスタ特性の劣化を生じる
という問題もある。本発明の目的は、微細化を図るとと
もに、トランジスタ特性の劣化を防止した半導体装置の
製造方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明は、先ず、第１導
電型の半導体層上に第１の絶縁膜、第１の導電膜及び第
２の絶縁膜を順に積層する工程と、素子形成予定領域の
第２の絶縁膜及び第１の導電膜に開口部を形成して第１
の絶縁膜を露出させる工程と、第１の絶縁膜をエッチン
グし、開口部内及びこの開口部周囲の第１の導電膜の下
部を除去してアンダーカット部を形成する工程と、アン
ダーカット部を埋設する半導体膜を全面に形成する工程
と、この半導体膜をアンダーカット部に埋設された部分
を残してエッチング除去する工程とを前段階の工程とし
て含んでいる。そして、縦型バイポーラトランジスタを
形成する際には、前記前段階工程の後に、開口部内に露
呈された半導体層の表面に第２導電型の不純物を導入し
てベース領域を形成する工程と、開口部内の側壁部に絶
縁膜を形成する工程と、この絶縁膜で囲われた領域のベ
ース領域に第１導電型の不純物を導入してエミッタ領域
を形成する工程と、アンダーカット部の半導体膜から半
導体層に第２導電型の不純物を拡散させて外部ベース領
域を形成する工程とを含んでいる。また、ＭＩＳＦＥＴ
を形成する際には、前記前段階工程の後に、開口部内の
側壁部に絶縁膜を形成する工程と、この絶縁膜で囲まれ
た領域内で露呈された半導体層の表面に絶縁膜を形成す
る工程と、この絶縁膜上に導体膜を形成する工程と、ア
ンダーカット部の半導体膜から半導体層に第２導電型の
不純物を拡散させてソース・ドレイン領域を形成する工
程とを含んでいる。更に、横型バイポーラトランジスタ
を形成する際には、前記前段階工程の後に、開口部内の
側壁部に絶縁膜を形成する工程と、この絶縁膜で囲われ
た領域の第１の半導体領域に第１導電型の不純物を導入
してベース領域を形成する工程と、アンダーカット部の
半導体膜から半導体層に第２導電型の不純物を拡散させ
てエミッタ領域及びコレクタ領域を形成する工程とを含
んでいる。
電型の半導体層上に第１の絶縁膜、第１の導電膜及び第
２の絶縁膜を順に積層する工程と、素子形成予定領域の
第２の絶縁膜及び第１の導電膜に開口部を形成して第１
の絶縁膜を露出させる工程と、第１の絶縁膜をエッチン
グし、開口部内及びこの開口部周囲の第１の導電膜の下
部を除去してアンダーカット部を形成する工程と、アン
ダーカット部を埋設する半導体膜を全面に形成する工程
と、この半導体膜をアンダーカット部に埋設された部分
を残してエッチング除去する工程とを前段階の工程とし
て含んでいる。そして、縦型バイポーラトランジスタを
形成する際には、前記前段階工程の後に、開口部内に露
呈された半導体層の表面に第２導電型の不純物を導入し
てベース領域を形成する工程と、開口部内の側壁部に絶
縁膜を形成する工程と、この絶縁膜で囲われた領域のベ
ース領域に第１導電型の不純物を導入してエミッタ領域
を形成する工程と、アンダーカット部の半導体膜から半
導体層に第２導電型の不純物を拡散させて外部ベース領
域を形成する工程とを含んでいる。また、ＭＩＳＦＥＴ
を形成する際には、前記前段階工程の後に、開口部内の
側壁部に絶縁膜を形成する工程と、この絶縁膜で囲まれ
た領域内で露呈された半導体層の表面に絶縁膜を形成す
る工程と、この絶縁膜上に導体膜を形成する工程と、ア
ンダーカット部の半導体膜から半導体層に第２導電型の
不純物を拡散させてソース・ドレイン領域を形成する工
程とを含んでいる。更に、横型バイポーラトランジスタ
を形成する際には、前記前段階工程の後に、開口部内の
側壁部に絶縁膜を形成する工程と、この絶縁膜で囲われ
た領域の第１の半導体領域に第１導電型の不純物を導入
してベース領域を形成する工程と、アンダーカット部の
半導体膜から半導体層に第２導電型の不純物を拡散させ
てエミッタ領域及びコレクタ領域を形成する工程とを含
んでいる。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１実施例を示す図であり、本発明
方法により形成された縦型ｎｐｎバイポーラトランジス
タを示している。同図（ａ）は平面図、同図（ｂ）はそ
のＡ−Ａ線断面図である。また、図２（ａ）〜（ｆ）は
その製造方法を工程順に示す断面図である。以下、第１
実施例を製造工程順に説明する。図２（ａ）において、
ｐ型シリコン基板１０１上の所要領域にｎ型不純物を選
択的に拡散してｎ+ 型埋込領域１０２を形成し、更に、
この上に厚さ 0.6μｍ，比抵抗１Ωｃｍのｎ- 型エピタ
キシャル層１０３を形成する。次に、このエピタキシャ
ル層１０３の表面には、トランジスタを形成しない部分
に素子分離用として厚さ 0.1〜 1.5μｍ程度のシリコン
酸化膜１１３を選択的に形成する。次に、厚さ20〜 100
ｎｍ程度、好ましくは40〜60ｎｍの厚さのシリコン酸化
膜１０４を前記シリコン酸化膜１１３で囲まれた領域の
エピタキシャル層１０３の表面に形成する。そして、全
面に厚さ 0.1〜0.4μｍ程度のｐ型ポリシリコン膜１０
５と、厚さ0.15〜 0.4μｍ程度の窒化シリコン等の絶縁
膜１０６を順次形成する。
る。図１は本発明の第１実施例を示す図であり、本発明
方法により形成された縦型ｎｐｎバイポーラトランジス
タを示している。同図（ａ）は平面図、同図（ｂ）はそ
のＡ−Ａ線断面図である。また、図２（ａ）〜（ｆ）は
その製造方法を工程順に示す断面図である。以下、第１
実施例を製造工程順に説明する。図２（ａ）において、
ｐ型シリコン基板１０１上の所要領域にｎ型不純物を選
択的に拡散してｎ+ 型埋込領域１０２を形成し、更に、
この上に厚さ 0.6μｍ，比抵抗１Ωｃｍのｎ- 型エピタ
キシャル層１０３を形成する。次に、このエピタキシャ
ル層１０３の表面には、トランジスタを形成しない部分
に素子分離用として厚さ 0.1〜 1.5μｍ程度のシリコン
酸化膜１１３を選択的に形成する。次に、厚さ20〜 100
ｎｍ程度、好ましくは40〜60ｎｍの厚さのシリコン酸化
膜１０４を前記シリコン酸化膜１１３で囲まれた領域の
エピタキシャル層１０３の表面に形成する。そして、全
面に厚さ 0.1〜0.4μｍ程度のｐ型ポリシリコン膜１０
５と、厚さ0.15〜 0.4μｍ程度の窒化シリコン等の絶縁
膜１０６を順次形成する。
【０００８】次に、図２（ｂ）のように、フォトリソグ
ラフィ技術を用いてトランジスタ形成領域の絶縁膜１０
６及びｐ型ポリシリコン膜１０５を異方性エッチング
し、ここにシリコン酸化膜１０４の露出した開口部１１
８を形成する。更に、図２（ｃ）のように、希フッ酸に
よりシリコン酸化膜１０４の露出部及び開口１１８の周
囲 0.1μｍ程度までエッチングし、ここにシリコン酸化
膜１０４の端部が、直上のｐ型ポリシリコン膜１０５よ
りも後退された状態のアンダーカットを形成する。その
上で、図２（ｄ）のように、シリコン酸化膜１０４の２
分の１以上の厚さのポリシリコン膜１１２をアンダーカ
ット部を埋設するように全面に形成する。
ラフィ技術を用いてトランジスタ形成領域の絶縁膜１０
６及びｐ型ポリシリコン膜１０５を異方性エッチング
し、ここにシリコン酸化膜１０４の露出した開口部１１
８を形成する。更に、図２（ｃ）のように、希フッ酸に
よりシリコン酸化膜１０４の露出部及び開口１１８の周
囲 0.1μｍ程度までエッチングし、ここにシリコン酸化
膜１０４の端部が、直上のｐ型ポリシリコン膜１０５よ
りも後退された状態のアンダーカットを形成する。その
上で、図２（ｄ）のように、シリコン酸化膜１０４の２
分の１以上の厚さのポリシリコン膜１１２をアンダーカ
ット部を埋設するように全面に形成する。
【０００９】次に、図２（ｅ）のように、下地のｎ- 型
エピタキシャル層１０３に損傷を与えぬような例えばＣ
Ｆ4 の低エネルギーラジカルエッチングによりアンダー
カット部にのみポリシリコン膜１１２が残されるように
エッチング処理を行う。次に、図２（ｆ）のように、開
口部１１８にボロンを例えばエネルギー 1０ＫｅＶ，ド
ーズ量２×１０13ｃｍ-2でイオン注入してｎ- 型エピタ
キシャル層１０３にベース領域１０９を形成する。或い
は、このベース領域１０９形成は、ボロン含有量５mol
％厚さ 0.1μｍのＢＳＧ膜を形成後に、ＲＴＡ（ラピッ
ドサーマルアニール）法を用いて1000℃，２０秒の条件
により行ってもよい。その後、全面に絶縁膜１０７を形
成し、かつこの絶縁膜１０７を異方性エッチングし、開
口部１１８の内側面に側壁１０７を残す。
エピタキシャル層１０３に損傷を与えぬような例えばＣ
Ｆ4 の低エネルギーラジカルエッチングによりアンダー
カット部にのみポリシリコン膜１１２が残されるように
エッチング処理を行う。次に、図２（ｆ）のように、開
口部１１８にボロンを例えばエネルギー 1０ＫｅＶ，ド
ーズ量２×１０13ｃｍ-2でイオン注入してｎ- 型エピタ
キシャル層１０３にベース領域１０９を形成する。或い
は、このベース領域１０９形成は、ボロン含有量５mol
％厚さ 0.1μｍのＢＳＧ膜を形成後に、ＲＴＡ（ラピッ
ドサーマルアニール）法を用いて1000℃，２０秒の条件
により行ってもよい。その後、全面に絶縁膜１０７を形
成し、かつこの絶縁膜１０７を異方性エッチングし、開
口部１１８の内側面に側壁１０７を残す。
【００１０】しかる後に、図１に示したように、全面に
ｎ型ポリシリコン膜１１０を形成し、かつ少なくとも開
口１１８内に残されるようにこれをパターニングし、10
00℃〜1050℃程度のＲＴＡ処理により前記ベース領域１
０９内にｎ型のエミッタ領域１１１を形成する。また、
これと同時にｐ型ポリシリコン膜１０５中のボロンをポ
リシリコン１１２を通じてｎ- エピタキシャル層１０３
に拡散させ、前記ベース領域１０９につながる外部ベー
ス領域１０８を形成する。これにより縦型ｎｐｎバイポ
ーラトランジスタを得る。
ｎ型ポリシリコン膜１１０を形成し、かつ少なくとも開
口１１８内に残されるようにこれをパターニングし、10
00℃〜1050℃程度のＲＴＡ処理により前記ベース領域１
０９内にｎ型のエミッタ領域１１１を形成する。また、
これと同時にｐ型ポリシリコン膜１０５中のボロンをポ
リシリコン１１２を通じてｎ- エピタキシャル層１０３
に拡散させ、前記ベース領域１０９につながる外部ベー
ス領域１０８を形成する。これにより縦型ｎｐｎバイポ
ーラトランジスタを得る。
【００１１】したがって、この製造方法によれば、外部
ベース領域１０８は、最終工程のｎ型エミッタ領域１１
１を形成するときに、これと同時にｐ型ポリシリコン膜
１０５中のボロンをアンダーカット部に残されたポリシ
リコン膜１１２を通じてｎ-型エピタキシャル層１０３
に拡散させることになる。このため、外部ベース領域１
０８の形成時、或いは形成後に過度な熱処理工程が存在
することがなく、外部ベース領域１０９の過度な拡散が
防止される。したがって、外部ベース領域１０８の横方
向の広がりを抑制してｎｐｎバイポーラトランジスタの
微細化が可能となり、これと共にベース・エミッタ間耐
圧を改善し、かつ絶縁膜１０７を薄くできるためベース
領域１０９の引き出し長さを更に縮小でき、ベース・コ
レクタ間寄生容量を低減し、トランジスタの高速動作が
可能となる。また、ポリシリコン膜１１２を酸化する工
程が存在しないため、ｎ- 型エピタキシャル層１０３に
ダメージを与えることはなく、リーク電流の発生等の不
具合を未然に防止する。なお、前記実施例のｐ型不純物
をｎ型に、ｎ型不純物をｐ型にそれぞれ置きかえること
により、本発明を縦型ｐｎｐバイポーラトランジスタに
適用できることは言うまでもない。
ベース領域１０８は、最終工程のｎ型エミッタ領域１１
１を形成するときに、これと同時にｐ型ポリシリコン膜
１０５中のボロンをアンダーカット部に残されたポリシ
リコン膜１１２を通じてｎ-型エピタキシャル層１０３
に拡散させることになる。このため、外部ベース領域１
０８の形成時、或いは形成後に過度な熱処理工程が存在
することがなく、外部ベース領域１０９の過度な拡散が
防止される。したがって、外部ベース領域１０８の横方
向の広がりを抑制してｎｐｎバイポーラトランジスタの
微細化が可能となり、これと共にベース・エミッタ間耐
圧を改善し、かつ絶縁膜１０７を薄くできるためベース
領域１０９の引き出し長さを更に縮小でき、ベース・コ
レクタ間寄生容量を低減し、トランジスタの高速動作が
可能となる。また、ポリシリコン膜１１２を酸化する工
程が存在しないため、ｎ- 型エピタキシャル層１０３に
ダメージを与えることはなく、リーク電流の発生等の不
具合を未然に防止する。なお、前記実施例のｐ型不純物
をｎ型に、ｎ型不純物をｐ型にそれぞれ置きかえること
により、本発明を縦型ｐｎｐバイポーラトランジスタに
適用できることは言うまでもない。
【００１２】図３は本発明の第２実施例を示しており、
本発明をＭＩＳＦＥＴに適用した例である。図３におい
て、（ａ）はその平面図、（ｂ）はそのＢ−Ｂ線断面図
である。また、図４はその製造方法の工程一部の断面図
であり、同図（ａ１）及び（ａ２）は図３（ａ）のＣ−
Ｃ線断面図、同図（ｂ１）及び（ｂ２）はＤ−Ｄ線断面
図である。先ず、図３に示すように、ｐ型シリコン基板
１０１上にｎ- 型エピタキシャル層１０３を形成し、か
つその表面に素子分離用のシリコン酸化膜１１３を形成
し、素子領域を画成する。そして、この素子領域にシリ
コン酸化膜１０４を形成した上で、全面にｐ型ポリシリ
コン膜１０５、絶縁膜１０６を形成し、かつ開口部１１
８を形成する。ここで、開口部１１８はｐ型ポリシリコ
ン膜１０５を分割するようにｐ型ポリシリコン膜１０５
の幅よりも大きい幅に形成され、また開口部１１８の両
端はシリコン酸化膜１１３上に位置している。
本発明をＭＩＳＦＥＴに適用した例である。図３におい
て、（ａ）はその平面図、（ｂ）はそのＢ−Ｂ線断面図
である。また、図４はその製造方法の工程一部の断面図
であり、同図（ａ１）及び（ａ２）は図３（ａ）のＣ−
Ｃ線断面図、同図（ｂ１）及び（ｂ２）はＤ−Ｄ線断面
図である。先ず、図３に示すように、ｐ型シリコン基板
１０１上にｎ- 型エピタキシャル層１０３を形成し、か
つその表面に素子分離用のシリコン酸化膜１１３を形成
し、素子領域を画成する。そして、この素子領域にシリ
コン酸化膜１０４を形成した上で、全面にｐ型ポリシリ
コン膜１０５、絶縁膜１０６を形成し、かつ開口部１１
８を形成する。ここで、開口部１１８はｐ型ポリシリコ
ン膜１０５を分割するようにｐ型ポリシリコン膜１０５
の幅よりも大きい幅に形成され、また開口部１１８の両
端はシリコン酸化膜１１３上に位置している。
【００１３】次いで、開口部１１８の形成時にシリコン
酸化膜１１３を開口部の周囲でアンダーカットし、全面
にポリシリコン膜１１２を被着する。このポリシリコン
膜１１２の膜厚はシリコン酸化膜１０４の１／２以上、
シリコン酸化膜１１３の１／３未満とする。そして、ポ
リシリコン膜１１２を45％以上オーバーにエッチングす
る。このとき、開口部１１８両端のアンダーカットの高
さはシリコン酸化膜１１３と同一になる。このためポリ
シリコン膜１１２は図４（ｂ１）のようにアンダーカッ
ト部の埋設は起こらないため、すべてエッチングされ図
４（ｂ２）のようになる。また開口部１１８の中央部は
アンダーカットの高さはシリコン酸化膜１０４の高さで
あるため図４（ａ１）のようにポリシリコン膜１１２に
より完全に埋設され、エッチング後は図４（ａ２）のよ
うにアンダーカット部にポリシリコン膜１１２が残る。
これによりポリシリコン膜１１２は開口部１１８の両端
において２つに分割される。
酸化膜１１３を開口部の周囲でアンダーカットし、全面
にポリシリコン膜１１２を被着する。このポリシリコン
膜１１２の膜厚はシリコン酸化膜１０４の１／２以上、
シリコン酸化膜１１３の１／３未満とする。そして、ポ
リシリコン膜１１２を45％以上オーバーにエッチングす
る。このとき、開口部１１８両端のアンダーカットの高
さはシリコン酸化膜１１３と同一になる。このためポリ
シリコン膜１１２は図４（ｂ１）のようにアンダーカッ
ト部の埋設は起こらないため、すべてエッチングされ図
４（ｂ２）のようになる。また開口部１１８の中央部は
アンダーカットの高さはシリコン酸化膜１０４の高さで
あるため図４（ａ１）のようにポリシリコン膜１１２に
より完全に埋設され、エッチング後は図４（ａ２）のよ
うにアンダーカット部にポリシリコン膜１１２が残る。
これによりポリシリコン膜１１２は開口部１１８の両端
において２つに分割される。
【００１４】次に、第１実施例と同様の手法により開口
部１１８内面に絶縁側壁１０７を形成する。そして、開
口部１１８内に露出しているｎ- 型エピタキシャル層１
０３の表面を 750℃でスチーム熱酸化し、厚さ10〜20ｎ
ｍ程度のシリコン酸化膜１１４をゲート絶縁膜として形
成する。この時ポリシリコン膜１０５中のボロンはポリ
シリコン膜１１２を通じてｎ- 型エピタキシャル層１０
３に拡散され、ソース・ドレイン領域としてのｐ型シリ
コン層１０８Ａを形成する。しかる上で、例えばポリシ
リコンに不純物を高濃度に導入した導電膜１１５をシリ
コン酸化膜１１４上に形成する。これにより、図３
（ｂ）に示したように、２つに分割されたポリシリコン
膜１１２を各々ソース及びドレイン電極とし、導電膜１
１５をゲート電極とするＰチャンネルＭＩＳＦＥＴが形
成される。
部１１８内面に絶縁側壁１０７を形成する。そして、開
口部１１８内に露出しているｎ- 型エピタキシャル層１
０３の表面を 750℃でスチーム熱酸化し、厚さ10〜20ｎ
ｍ程度のシリコン酸化膜１１４をゲート絶縁膜として形
成する。この時ポリシリコン膜１０５中のボロンはポリ
シリコン膜１１２を通じてｎ- 型エピタキシャル層１０
３に拡散され、ソース・ドレイン領域としてのｐ型シリ
コン層１０８Ａを形成する。しかる上で、例えばポリシ
リコンに不純物を高濃度に導入した導電膜１１５をシリ
コン酸化膜１１４上に形成する。これにより、図３
（ｂ）に示したように、２つに分割されたポリシリコン
膜１１２を各々ソース及びドレイン電極とし、導電膜１
１５をゲート電極とするＰチャンネルＭＩＳＦＥＴが形
成される。
【００１５】この製造方法によれば、ソース・ドレイン
領域としてのｐ型シリコン層１０８Ａはポリシリコン膜
１０５中のボロンをポリシリコン膜１１２を通じて拡散
させ、かつその後には熱処理工程が存在していないの
で、ソース・ドレイン領域の微細化が実現できる。ま
た、ソース・ドレイン領域の不純物濃度分布を横方向に
急峻なものにできるため、開口部１１８の寸法を微細化
して短ゲート長のＭＩＳＦＥＴを形成することも可能と
なり、ＭＩＳＦＥＴ特性の向上及び高集積化が実現でき
る。なお、ポリシリコン膜１０５をｎ型に、ｎ型エピタ
キシャル層をｐ型にそれぞれ変更することによりｎチャ
ンネルＭＩＳＦＥＴを製造することができるのは説明す
るまでもない。
領域としてのｐ型シリコン層１０８Ａはポリシリコン膜
１０５中のボロンをポリシリコン膜１１２を通じて拡散
させ、かつその後には熱処理工程が存在していないの
で、ソース・ドレイン領域の微細化が実現できる。ま
た、ソース・ドレイン領域の不純物濃度分布を横方向に
急峻なものにできるため、開口部１１８の寸法を微細化
して短ゲート長のＭＩＳＦＥＴを形成することも可能と
なり、ＭＩＳＦＥＴ特性の向上及び高集積化が実現でき
る。なお、ポリシリコン膜１０５をｎ型に、ｎ型エピタ
キシャル層をｐ型にそれぞれ変更することによりｎチャ
ンネルＭＩＳＦＥＴを製造することができるのは説明す
るまでもない。
【００１６】図５は本発明を横型バイポーラトランジス
タに適用した実施例であり、（ａ）は平面図、（ｂ）は
そのＥ−Ｅ線断面図である。この実施例では、開口部１
１８内に絶縁側壁１０７を形成までは前記第２実施例と
同じ製造工程である。その後、熱処理を行いポリシリコ
ン膜１０５中のボロンをポリシリコン膜１１２を通じ、
ｎ- 型エピタキシャル層１０３に拡散し、ｐ型シリコン
層１０８Ｂを形成する。次に、開口部１１８のｎ- 型エ
ピタキシャル層１０３の表面に接するようにｎ型ポリシ
リコン膜１１０を形成し、ＲＴＡ処理によりｎ型ポリシ
リコン膜１１０中の不純物をｎ- 型エピタキシャル層１
０３に導入してｎ+ シリコン層１１７を形成する。
タに適用した実施例であり、（ａ）は平面図、（ｂ）は
そのＥ−Ｅ線断面図である。この実施例では、開口部１
１８内に絶縁側壁１０７を形成までは前記第２実施例と
同じ製造工程である。その後、熱処理を行いポリシリコ
ン膜１０５中のボロンをポリシリコン膜１１２を通じ、
ｎ- 型エピタキシャル層１０３に拡散し、ｐ型シリコン
層１０８Ｂを形成する。次に、開口部１１８のｎ- 型エ
ピタキシャル層１０３の表面に接するようにｎ型ポリシ
リコン膜１１０を形成し、ＲＴＡ処理によりｎ型ポリシ
リコン膜１１０中の不純物をｎ- 型エピタキシャル層１
０３に導入してｎ+ シリコン層１１７を形成する。
【００１７】これにより、２つに分割されたポリシリコ
ン膜１１２を各々エミッタ及びコレクタ電極とし、ｎ型
ポリシリコン膜１１０をベース電極とする横型ｐｎｐバ
イポーラトランジスタを完成する。なお、ポリシリコン
膜１０５をｎ型に、ｎ- エピタキシャル層１０３をｐ型
にそれぞれ変更することにより横型ｎｐｎバイポーラト
ランジスタも作製可能である。ここで、前記第１乃至第
３実施例の各半導体装置の製造方法は、酸化膜１１３、
開口１１８の形状、シリコン酸化膜１１４の有無、ベー
ス領域１０９の有無により、縦型バイポーラトランジス
タ、ＭＩＳＦＥＴ、横型バイポーラトランジスタをそれ
ぞれ形成することが可能となる。そのため、これらの条
件を使い分けることにより、３種のデバイスを同一基板
上に形成することが可能である。
ン膜１１２を各々エミッタ及びコレクタ電極とし、ｎ型
ポリシリコン膜１１０をベース電極とする横型ｐｎｐバ
イポーラトランジスタを完成する。なお、ポリシリコン
膜１０５をｎ型に、ｎ- エピタキシャル層１０３をｐ型
にそれぞれ変更することにより横型ｎｐｎバイポーラト
ランジスタも作製可能である。ここで、前記第１乃至第
３実施例の各半導体装置の製造方法は、酸化膜１１３、
開口１１８の形状、シリコン酸化膜１１４の有無、ベー
ス領域１０９の有無により、縦型バイポーラトランジス
タ、ＭＩＳＦＥＴ、横型バイポーラトランジスタをそれ
ぞれ形成することが可能となる。そのため、これらの条
件を使い分けることにより、３種のデバイスを同一基板
上に形成することが可能である。
【００１８】
【発明の効果】以上説明したように本発明の請求項１の
半導体装置の製造方法では、外部ベース領域としての第
３の半導体領域の拡散形成後から縦型バイポーラトラン
ジスタが完成されるまでの間には熱処理が存在しないた
め、不純物の横方向の拡散が抑制されて外部ベース領域
の拡大を抑え、その微細化が実現できる。これによりエ
ミッタ・ベース間耐圧を下げずにベース・コレクタ間寄
生容量を低減して高速動作を可能とし、かつトランジス
タサイズ縮小し、これらにより高速性能向上高集積化が
可能となる。また、本発明の請求項２の半導体装置の製
造方法では、ソース・ドレイン領域としての第１の半導
体領域の横方向の拡大を小さく抑えられ、かつ横方向の
不純物プロファイルを急峻にすることができる。これに
より、開口幅を狭くして短ゲート化を可能とし、これに
よりＭＩＳＦＥＴ特性向上，高集積化が可能となる。更
に、本発明の請求項３の半導体装置の製造方法では、エ
ミッタ、コレクタとしての第２の半導体領域の横方向拡
散を小さく抑えられるため、シリコン基板との寄生容量
を低減でき、これによりバイポーラトランジスタの特性
向上が可能となる。また、前記いずれの製造方法におい
ても、アンダーカット部の半導体膜を形成するための半
導体膜を熱酸化しないため、その際の膨張によるアンダ
ーカット部へのストレスが発生せず、半導体層における
結晶欠陥、リーク電流発生も防止できる効果もある。
半導体装置の製造方法では、外部ベース領域としての第
３の半導体領域の拡散形成後から縦型バイポーラトラン
ジスタが完成されるまでの間には熱処理が存在しないた
め、不純物の横方向の拡散が抑制されて外部ベース領域
の拡大を抑え、その微細化が実現できる。これによりエ
ミッタ・ベース間耐圧を下げずにベース・コレクタ間寄
生容量を低減して高速動作を可能とし、かつトランジス
タサイズ縮小し、これらにより高速性能向上高集積化が
可能となる。また、本発明の請求項２の半導体装置の製
造方法では、ソース・ドレイン領域としての第１の半導
体領域の横方向の拡大を小さく抑えられ、かつ横方向の
不純物プロファイルを急峻にすることができる。これに
より、開口幅を狭くして短ゲート化を可能とし、これに
よりＭＩＳＦＥＴ特性向上，高集積化が可能となる。更
に、本発明の請求項３の半導体装置の製造方法では、エ
ミッタ、コレクタとしての第２の半導体領域の横方向拡
散を小さく抑えられるため、シリコン基板との寄生容量
を低減でき、これによりバイポーラトランジスタの特性
向上が可能となる。また、前記いずれの製造方法におい
ても、アンダーカット部の半導体膜を形成するための半
導体膜を熱酸化しないため、その際の膨張によるアンダ
ーカット部へのストレスが発生せず、半導体層における
結晶欠陥、リーク電流発生も防止できる効果もある。
【図１】本発明の第１実施例で製造された縦型バイポー
ラトランジスタの平面図とそのＡ−Ａ線断面図である。
ラトランジスタの平面図とそのＡ−Ａ線断面図である。
【図２】図１のバイポーラトランジスタの製造工程を示
す断面図である。
す断面図である。
【図３】本発明の第２実施例で製造されたＭＩＳＦＥＴ
の平面図とそのＢ−Ｂ線断面図である。
の平面図とそのＢ−Ｂ線断面図である。
【図４】図３のＦＥＴの製造工程の一部を示し、図３の
Ｃ−Ｃ線断面図と、Ｄ−Ｄ線断面図である。
Ｃ−Ｃ線断面図と、Ｄ−Ｄ線断面図である。
【図５】本発明の第３実施例で製造された横型バイポー
ラトランジスタの平面図とそのＥ−Ｅ線断面図である。
ラトランジスタの平面図とそのＥ−Ｅ線断面図である。
【図６】従来の半導体装置の製造方法の一例を工程順に
示す断面図である。
示す断面図である。
１０１ ｐ型シリコン基板 １０３ ｎ- 型エピタキシャル層 １０５ ｐ型ポリシリコン膜 １０６，１０７ 絶縁膜 １０８ 外部ベース領域、１０８Ａ，１０８Ｂ ｐ型シ
リコン層 １０９ ベース領域 １１０ ｎ型ポリシリコン １１１ エミッタ領域 １１２ ポリシリコン １１７ ｎ型シリコン層 １１８ 開口部
リコン層 １０９ ベース領域 １１０ ｎ型ポリシリコン １１１ エミッタ領域 １１２ ポリシリコン １１７ ｎ型シリコン層 １１８ 開口部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784
Claims (3)
- 【請求項１】 第１導電型の半導体層上に第１の絶縁
膜、第１の導電膜及び第２の絶縁膜を順に積層する工程
と、素子形成予定領域の前記第２の絶縁膜及び前記第１
の導電膜に開口部を形成し、前記第１の絶縁膜を露出さ
せる工程と、前記第１の絶縁膜をエッチングし、前記開
口部内及びこの開口部周囲の前記第１の導電膜の下部を
除去してアンダーカット部を形成する工程と、前記アン
ダーカット部を埋設する半導体膜を全面に形成する工程
と、この半導体膜を前記アンダーカット部に埋設された
部分を残してエッチング除去する工程と、前記開口部内
に露呈された前記半導体層の表面に第２導電型の不純物
を導入してベース領域を形成する工程と、前記開口部内
の側壁部に絶縁膜を形成する工程と、この絶縁膜で囲わ
れた領域の前記ベース領域に第１導電型の不純物を導入
してエミッタ領域を形成する工程と、前記アンダーカッ
ト部の半導体膜から前記半導体層に第２導電型の不純物
を拡散させて外部ベース領域を形成する工程とを含むこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 第１導電型の半導体層上に第１の絶縁
膜、第１の導電膜及び第２の絶縁膜を順に積層する工程
と、素子形成予定領域の前記第２の絶縁膜及び前記第１
の導電膜に開口部を形成し、前記第１の絶縁膜を露出さ
せる工程と、前記第１の絶縁膜をエッチングし、前記開
口部内及びこの開口部周囲の前記第１の導電膜の下部を
除去してアンダーカット部を形成する工程と、前記アン
ダーカット部を埋設する半導体膜を全面に形成する工程
と、この半導体膜を前記アンダーカット部に埋設された
部分を残してエッチング除去する工程と、前記開口部内
の側壁部に絶縁膜を形成する工程と、この絶縁膜で囲ま
れた領域内で露呈された前記半導体層の表面に絶縁膜を
形成する工程と、この絶縁膜上に導体膜を形成する工程
と、前記アンダーカット部の半導体膜から前記半導体層
に第２導電型の不純物を拡散させてソース・ドレイン領
域を形成する工程とを含むことを特徴とする半導体装置
の製造方法。 - 【請求項３】 第１導電型の半導体層上に第１の絶縁
膜、第１の導電膜及び第２の絶縁膜を順に積層する工程
と、素子形成予定領域の前記第２の絶縁膜及び前記第１
の導電膜に開口部を形成し、前記第１の絶縁膜を露出さ
せる工程と、前記第１の絶縁膜をエッチングし、前記開
口部内及びこの開口部周囲の前記第１の導電膜の下部を
除去してアンダーカット部を形成する工程と、前記アン
ダーカット部を埋設する半導体膜を全面に形成する工程
と、この半導体膜を前記アンダーカット部に埋設された
部分を残してエッチング除去する工程と、前記開口部内
の側壁部に絶縁膜を形成する工程と、この絶縁膜で囲わ
れた領域の前記第１の半導体領域に第１導電型の不純物
を導入してベース領域を形成する工程と、前記アンダー
カット部の半導体膜から前記半導体層に第２導電型の不
純物を拡散させてエミッタ領域及びコレクタ領域を形成
する工程とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35870292A JPH0793316B2 (ja) | 1992-12-28 | 1992-12-28 | 半導体装置の製造方法 |
| EP19930310406 EP0606001A2 (en) | 1992-12-28 | 1993-12-22 | Process of fabrication of bipolar and field effect transistors |
| KR93031749A KR970004451B1 (en) | 1992-12-28 | 1993-12-28 | Process of fabrication of bipolar and effect transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35870292A JPH0793316B2 (ja) | 1992-12-28 | 1992-12-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06204235A true JPH06204235A (ja) | 1994-07-22 |
| JPH0793316B2 JPH0793316B2 (ja) | 1995-10-09 |
Family
ID=18460676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35870292A Expired - Lifetime JPH0793316B2 (ja) | 1992-12-28 | 1992-12-28 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0606001A2 (ja) |
| JP (1) | JPH0793316B2 (ja) |
| KR (1) | KR970004451B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210143351A (ko) | 2020-05-19 | 2021-11-29 | 주식회사 엠오피(M.O.P Co., Ltd.) | 관형 유체 혼합기 및 이의 제조방법 |
| KR20230019359A (ko) | 2021-07-30 | 2023-02-08 | 주식회사 엠오피(M.O.P Co., Ltd.) | 관형 유체 혼합기 및 이의 제조방법 |
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- 1993-12-28 KR KR93031749A patent/KR970004451B1/ko active IP Right Grant
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|---|---|---|---|---|
| KR20210143351A (ko) | 2020-05-19 | 2021-11-29 | 주식회사 엠오피(M.O.P Co., Ltd.) | 관형 유체 혼합기 및 이의 제조방법 |
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0606001A2 (en) | 1994-07-13 |
| KR970004451B1 (en) | 1997-03-27 |
| JPH0793316B2 (ja) | 1995-10-09 |
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