JPS63211748A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63211748A JPS63211748A JP4571487A JP4571487A JPS63211748A JP S63211748 A JPS63211748 A JP S63211748A JP 4571487 A JP4571487 A JP 4571487A JP 4571487 A JP4571487 A JP 4571487A JP S63211748 A JPS63211748 A JP S63211748A
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- H—ELECTRICITY
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/8249—Bipolar and MOS technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にバイポーラ
トランジスタとＭｏＳトランジスタとを同一基板上に同
時に形成する集積回路装置の製造方法に関する。
トランジスタとＭｏＳトランジスタとを同一基板上に同
時に形成する集積回路装置の製造方法に関する。
バイポーラトランジスタとＭＯＳ）ランジスタとを同一
基板上に形成した集積回路（以下、Ｂｉ−ＭＯ３ＩＣと
記す）において、ＮＰＮトランジスタのベース領域と同
時に形成するサブストレートＰＮＰ）ラジスタのエミッ
タ領域およびコレクタコンタクト領域は、従来第３図（
ａ）〜（ｄ）のような工程により形成していた。以下に
ＮＰＮ）ランジスタ、サブストレートＰＮＰトランジス
タおよびＮチャンネルＭＯ３）ランジスタを含むこの第
３図（ａ）〜（ｄ）のＢ ｉ −ＭＯ８ＩＣの製造方法
を説明する。
基板上に形成した集積回路（以下、Ｂｉ−ＭＯ３ＩＣと
記す）において、ＮＰＮトランジスタのベース領域と同
時に形成するサブストレートＰＮＰ）ラジスタのエミッ
タ領域およびコレクタコンタクト領域は、従来第３図（
ａ）〜（ｄ）のような工程により形成していた。以下に
ＮＰＮ）ランジスタ、サブストレートＰＮＰトランジス
タおよびＮチャンネルＭＯ３）ランジスタを含むこの第
３図（ａ）〜（ｄ）のＢ ｉ −ＭＯ８ＩＣの製造方法
を説明する。
まず第３図（ａ）に示すように、Ｐ形シリコン基板１に
Ｎ＋形埋込層２およびＰ＋形埋込層３を形成し、その上
にＮ形エピタキシャル層４を成長させ、この表面からＰ
形つェル領域５を形成する。次に、シリコン窒化膜をマ
スクにして選択的に厚い素子分離用酸化膜６を形成する
。次いでゲート酸化膜７を形成後、ゲート多結晶シリコ
ン膜８を形成する。次にイオン注入のための薄い酸化膜
（以下、パターン酸化膜と記す）９を形成し、これを介
して例えばホウ素のイオン注入により、ＮＰＮ）ランジ
スタのベース領域１０３、サブストレートＰＮＰ ）ラ
ンジスタのエミッタ領域１０ｂおよびコレクタコンタク
ト領域１０゜を同時に形成する。次いで、パターン酸化
膜９を選択的にエツチングして、ＮＰＮ トランジスタ
のエミッタおよびコレクタの電極取出し口、サブストレ
ートＰＮＰトランジスタのベース電極取出し口を形成し
た後、第２多結晶シリコン膜１２を形成する。
Ｎ＋形埋込層２およびＰ＋形埋込層３を形成し、その上
にＮ形エピタキシャル層４を成長させ、この表面からＰ
形つェル領域５を形成する。次に、シリコン窒化膜をマ
スクにして選択的に厚い素子分離用酸化膜６を形成する
。次いでゲート酸化膜７を形成後、ゲート多結晶シリコ
ン膜８を形成する。次にイオン注入のための薄い酸化膜
（以下、パターン酸化膜と記す）９を形成し、これを介
して例えばホウ素のイオン注入により、ＮＰＮ）ランジ
スタのベース領域１０３、サブストレートＰＮＰ ）ラ
ンジスタのエミッタ領域１０ｂおよびコレクタコンタク
ト領域１０゜を同時に形成する。次いで、パターン酸化
膜９を選択的にエツチングして、ＮＰＮ トランジスタ
のエミッタおよびコレクタの電極取出し口、サブストレ
ートＰＮＰトランジスタのベース電極取出し口を形成し
た後、第２多結晶シリコン膜１２を形成する。
次に、第３図（ｂ）に示すように、この第２多結晶シリ
コン膜１２を選択的にエツチングして、ＮＰＮ）ランジ
スタのエミッタ領域およびコレクタコンタクト領域上、
サブストレートＰＮＰトランジスタのエミッタ領域の一
部（電極取出し１以外の部分）およびベースコンタクト
領域上にのみ残す。次いでパターン酸化膜９をエツチン
グして全面除去する。その後第１図（Ｃ）に示すように
、新たにパターン酸化膜１３を形成する。このパターン
酸化ｐｌＡ１３を介してＮチャンネルＭＯＳトランジス
タのソース・ドレイン領域１４Ｃを、また、第２多結晶
シリコン膜１２を介してＮＰＮトランジスタのエミッタ
領域１４１およびコレクタコンタクト領域１４ｂ、サブ
ストレー）ＰＮＰトランジスタのベースコンタクト領域
１４ｄを例えばヒ素のイオン注入により同時に形成する
。
コン膜１２を選択的にエツチングして、ＮＰＮ）ランジ
スタのエミッタ領域およびコレクタコンタクト領域上、
サブストレートＰＮＰトランジスタのエミッタ領域の一
部（電極取出し１以外の部分）およびベースコンタクト
領域上にのみ残す。次いでパターン酸化膜９をエツチン
グして全面除去する。その後第１図（Ｃ）に示すように
、新たにパターン酸化膜１３を形成する。このパターン
酸化ｐｌＡ１３を介してＮチャンネルＭＯＳトランジス
タのソース・ドレイン領域１４Ｃを、また、第２多結晶
シリコン膜１２を介してＮＰＮトランジスタのエミッタ
領域１４１およびコレクタコンタクト領域１４ｂ、サブ
ストレー）ＰＮＰトランジスタのベースコンタクト領域
１４ｄを例えばヒ素のイオン注入により同時に形成する
。
最後に、第３図（ｄ）に示すように、絶縁膜１５を形成
し、この絶縁膜１５およびパターン酸化膜１３を選択的
に開口した後、アルミニウムによってＮＰＮトランジス
タのエミッタ、ベースおよびコレクタの各電極 １６．
．１６ｂ 、１６．、ＮチャンネルＭＯＳトランジスタ
のソース・ドレイン電極１６．ｉ、サブストレートＰＮ
Ｐトランジスタのエミッタ、ベース、コレクタの各電極
１６゜、１６ｆおよび１６□を同時に形成する。
し、この絶縁膜１５およびパターン酸化膜１３を選択的
に開口した後、アルミニウムによってＮＰＮトランジス
タのエミッタ、ベースおよびコレクタの各電極 １６．
．１６ｂ 、１６．、ＮチャンネルＭＯＳトランジスタ
のソース・ドレイン電極１６．ｉ、サブストレートＰＮ
Ｐトランジスタのエミッタ、ベース、コレクタの各電極
１６゜、１６ｆおよび１６□を同時に形成する。
上述した従来のＢ１−ＭＯＳＩＣにおけるサブストレー
トＰＮＰ）−ランジスタのエミッタ領域形成に関しては
、エミッタ領域の一部上に第２多結晶シリコン膜１２を
形成することによって、パターン酸化膜１．３形成時の
表面不純物濃度低下を防ぐことができ、よって高濃度で
深いエミッタ領域を部分的に形成でき、エミッタ接地電
流増幅率（以下、ｈＦＥと記す）を大きくできるという
利点があった。しかし、エミッタ領域においては電極取
出し口を形成するために、第２多結晶シリコン膜１２を
一部除去しなければならず、その分のマージンが必要と
なり、第３図（ｄ）に示すように、エミッタ領域が大き
くなり、微細化に不利であった。また、ＮＰＮ）ランジ
スタに関しては、第２多結晶シリコン膜１２とベース領
域との間には薄いパターン酸化膜１３しかないため、エ
ミッタ・ベース間の寄生ＭＯ８容量が大きくなり、微細
のエミッタ領域にもかかわらず、十分な高速性が得られ
ないという欠点がある。
トＰＮＰ）−ランジスタのエミッタ領域形成に関しては
、エミッタ領域の一部上に第２多結晶シリコン膜１２を
形成することによって、パターン酸化膜１．３形成時の
表面不純物濃度低下を防ぐことができ、よって高濃度で
深いエミッタ領域を部分的に形成でき、エミッタ接地電
流増幅率（以下、ｈＦＥと記す）を大きくできるという
利点があった。しかし、エミッタ領域においては電極取
出し口を形成するために、第２多結晶シリコン膜１２を
一部除去しなければならず、その分のマージンが必要と
なり、第３図（ｄ）に示すように、エミッタ領域が大き
くなり、微細化に不利であった。また、ＮＰＮ）ランジ
スタに関しては、第２多結晶シリコン膜１２とベース領
域との間には薄いパターン酸化膜１３しかないため、エ
ミッタ・ベース間の寄生ＭＯ８容量が大きくなり、微細
のエミッタ領域にもかかわらず、十分な高速性が得られ
ないという欠点がある。
本発明の目的は、ＰＲ工程を増すことなくサブストレー
）ＰＮＰ ）ランジスタのエミッタ領域およびコレクタ
コンタクト領域を電極取出し口直下に高濃度で深く形成
でき、横方向の縮小化およびコレクタ飽和抵抗を小さく
出来、一方ＮＰＮ）−ランジスタにおいては、エミッタ
・ベース間の寄生ＭＯＳ容量を小さくでき、かつ内部ベ
ース領域だけでなく外部ベース領域も高濃度で深く形成
でき、ベース抵抗を小さくすることができる半導体装置
の製造方法を提供することにある。
）ＰＮＰ ）ランジスタのエミッタ領域およびコレクタ
コンタクト領域を電極取出し口直下に高濃度で深く形成
でき、横方向の縮小化およびコレクタ飽和抵抗を小さく
出来、一方ＮＰＮ）−ランジスタにおいては、エミッタ
・ベース間の寄生ＭＯＳ容量を小さくでき、かつ内部ベ
ース領域だけでなく外部ベース領域も高濃度で深く形成
でき、ベース抵抗を小さくすることができる半導体装置
の製造方法を提供することにある。
本発明の半導体装置の製造力は、一導電形半導体基板に
第１酸化膜を形成する工程と、前記第１酸化膜を介して
他の導電形の領域を選択的に形成する工程と、耐酸化絶
縁膜を選択的に形成する工程と、前記第１酸化膜を選択
的にエツチング除去する工程と、多結晶シリコン膜を選
択的に形成する工程と、第２酸化膜を形成する工程と、
前記多結晶シリコン膜および第２酸化膜を介して一導電
影領域を形成する工程とを含んで構成される。
第１酸化膜を形成する工程と、前記第１酸化膜を介して
他の導電形の領域を選択的に形成する工程と、耐酸化絶
縁膜を選択的に形成する工程と、前記第１酸化膜を選択
的にエツチング除去する工程と、多結晶シリコン膜を選
択的に形成する工程と、第２酸化膜を形成する工程と、
前記多結晶シリコン膜および第２酸化膜を介して一導電
影領域を形成する工程とを含んで構成される。
なお、耐酸化絶縁膜としてはシリコン窒化膜が好適であ
ることが判明した。
ることが判明した。
以下、本発明の実施例について図面を参照して説明する
。第１図（ａ）〜（ｇ）は本発明の一実施例を説明する
ために工程順に示した半導体装置の断面図である。
。第１図（ａ）〜（ｇ）は本発明の一実施例を説明する
ために工程順に示した半導体装置の断面図である。
まず、第１図（ａ）に示すように、１０〜１５Ω・印の
Ｐ−形シリコン基板１にＮ＋形埋込層２およびＰ＋形埋
込層３を形成し、その上に１〜５Ω・（２）のＮ形エピ
タキシャル層４を成長させ、この表面からＮチャンネル
ＭＯ３）ランジスタのウェル領域およびサブストレート
ＰＮＰトランジスタのコレクタコンタクト領域の一部と
なる２〜５にΩ／口のＰ形つェル領域５を形成する。次
に、約１２００人のシリコン窒化膜をマスクにして選択
的に約１μｍの厚い素子分離用酸化膜６を形成する。次
いで約４００人のゲート酸化膜７を形成する。
Ｐ−形シリコン基板１にＮ＋形埋込層２およびＰ＋形埋
込層３を形成し、その上に１〜５Ω・（２）のＮ形エピ
タキシャル層４を成長させ、この表面からＮチャンネル
ＭＯ３）ランジスタのウェル領域およびサブストレート
ＰＮＰトランジスタのコレクタコンタクト領域の一部と
なる２〜５にΩ／口のＰ形つェル領域５を形成する。次
に、約１２００人のシリコン窒化膜をマスクにして選択
的に約１μｍの厚い素子分離用酸化膜６を形成する。次
いで約４００人のゲート酸化膜７を形成する。
次いで、第１図（ｂ）に示すように約４０００人のゲー
ト多結晶シリコン膜８を形成する。次に約６００人のパ
ターン酸化膜９を形成し、これを介して例えばホウ素の
イオン注入によりＮＰＮ）タンジスタのベース領域１０
１、サブストレートＰＮＰトランジスタのエミッタ領域
１０ｂおよびコレクタコンタクト領域１０ｏを同時に形
成する。
ト多結晶シリコン膜８を形成する。次に約６００人のパ
ターン酸化膜９を形成し、これを介して例えばホウ素の
イオン注入によりＮＰＮ）タンジスタのベース領域１０
１、サブストレートＰＮＰトランジスタのエミッタ領域
１０ｂおよびコレクタコンタクト領域１０ｏを同時に形
成する。
次いで、第１図（Ｃ）に示すように、全面に例えばＬＰ
ＣＶＤ法により約１２００人のシリコン窒化膜１１を形
成する。
ＣＶＤ法により約１２００人のシリコン窒化膜１１を形
成する。
次に、第１図（ｄ）に示すように、このシリコン窒化膜
１１およびその下のパターン酸化Ｒ９をＮＰＮ）ランジ
スタの外部ベース領域上、ＮチャンネルＭＯＳトランジ
スタのゲート上、サブストレートＰＮＰトランジスタの
エミッタ領域およびコレクタコンタクト領域上以外はす
べて選択的にエツチングした後、約１２００人の第２多
結晶シリコン膜１２を形成する。
１１およびその下のパターン酸化Ｒ９をＮＰＮ）ランジ
スタの外部ベース領域上、ＮチャンネルＭＯＳトランジ
スタのゲート上、サブストレートＰＮＰトランジスタの
エミッタ領域およびコレクタコンタクト領域上以外はす
べて選択的にエツチングした後、約１２００人の第２多
結晶シリコン膜１２を形成する。
次いで、第１図（ｅ）に示すように、この第２多結晶シ
リコン膜１２を選択的にエツチングして、ＮＰＮ）ラン
ジスタのエミッタ領域およびコレタコンタクト領域上、
サブストレートＰＮＰトランジスタのベースコンタクト
領域上にのみ残す。次いでパターン酸化膜９をエツチン
グして全面除去する。
リコン膜１２を選択的にエツチングして、ＮＰＮ）ラン
ジスタのエミッタ領域およびコレタコンタクト領域上、
サブストレートＰＮＰトランジスタのベースコンタクト
領域上にのみ残す。次いでパターン酸化膜９をエツチン
グして全面除去する。
その後、第１図（ｆ）に示すように、新たに約２００人
のパターン酸化膜１３を形成する。
のパターン酸化膜１３を形成する。
このパターン酸化膜１３を介して、ＮチャンネルＭＯＳ
トランジスタのソース・ドレイン領域１４ｃを、また、
第２多結晶シリコン膜１２を介してＮＰＮ）ランジスタ
のエミッタ領域１４６およびコレクタコンタクト領域１
４ｂ、サブストレー）ＰＮＰ）ランジスタのベースコン
タクト領域１４ａを、例えばヒ素のイオン注入により同
時に形成する。
トランジスタのソース・ドレイン領域１４ｃを、また、
第２多結晶シリコン膜１２を介してＮＰＮ）ランジスタ
のエミッタ領域１４６およびコレクタコンタクト領域１
４ｂ、サブストレー）ＰＮＰ）ランジスタのベースコン
タクト領域１４ａを、例えばヒ素のイオン注入により同
時に形成する。
最後に第１図（ｇ）に示すように、絶縁膜１５を形成し
、この絶縁膜１５、シリコン窒化膜１１およびパターン
酸化膜１３を選択的にエツチングして開口した後、アル
ミニウムによってＮＰＮ）ランジスタのエミッタ、ベー
スおよびコレクタの各電極１６−．１６ｂおよび１６゜
、ＮチャンネルＭＯ３）ランジスタのソース・ドレイン
電極１６ｄ、サブストレートＰＮＰトランジスタのエミ
ッタ、ベースおよびコレクタの各電極、１６゜、１６ｆ
および１６１を同時に形成する。
、この絶縁膜１５、シリコン窒化膜１１およびパターン
酸化膜１３を選択的にエツチングして開口した後、アル
ミニウムによってＮＰＮ）ランジスタのエミッタ、ベー
スおよびコレクタの各電極１６−．１６ｂおよび１６゜
、ＮチャンネルＭＯ３）ランジスタのソース・ドレイン
電極１６ｄ、サブストレートＰＮＰトランジスタのエミ
ッタ、ベースおよびコレクタの各電極、１６゜、１６ｆ
および１６１を同時に形成する。
なお、上述の実施例では、ＮＰＮトランジスタのベース
領域１０ａ、サブストレートＰＮＰトランジスタのエミ
ッタ領域１０ｂおよびコレクタコンタクト領域１０゜の
シート抵抗は最終的に約ＩＫΩ／口となり、従来例でパ
ターン酸化膜１３の形成により表面不純物濃度が低下す
るＰ影領域の最終シート抵抗が約２にΩ／口となるのに
対し、はぼ半分の値となる。
領域１０ａ、サブストレートＰＮＰトランジスタのエミ
ッタ領域１０ｂおよびコレクタコンタクト領域１０゜の
シート抵抗は最終的に約ＩＫΩ／口となり、従来例でパ
ターン酸化膜１３の形成により表面不純物濃度が低下す
るＰ影領域の最終シート抵抗が約２にΩ／口となるのに
対し、はぼ半分の値となる。
第２図は本発明の他の実施例により形成された半導体装
置の断面図である。この実施例は第１の実施例のサブス
トレートＰＮＰトランジスタの代わりにパーティカルＰ
ＮＰ）ランジスタを形成するものである。゛パーティカ
ルＰＮＰトランジスタは同図に示すように、Ｎ＋形埋込
層２の内部にＰ十形埋込層３を形成し、コレクタをＰ−
形シリコン基板１に対してフロ・−ティングにしたもの
である。第２の実施例の製造方法および発明の効果は第
１の実施例と同様である。
置の断面図である。この実施例は第１の実施例のサブス
トレートＰＮＰトランジスタの代わりにパーティカルＰ
ＮＰ）ランジスタを形成するものである。゛パーティカ
ルＰＮＰトランジスタは同図に示すように、Ｎ＋形埋込
層２の内部にＰ十形埋込層３を形成し、コレクタをＰ−
形シリコン基板１に対してフロ・−ティングにしたもの
である。第２の実施例の製造方法および発明の効果は第
１の実施例と同様である。
以上説明したように本発明は、パターン酸化膜１３の形
成に対する耐酸化膜として、第２多結晶シリコン膜１２
の他に、例えばＬＰＣＶＤ法によるシリコン窒化膜１１
を用いることにより、ＰＲ工程を増すことなく、サブス
トレートＰＮＰトランジスタの高濃度で深いエミッタ領
域を電極取出し口直下に形成することができ横方向の縮
小化を行なうことができる効果がある。また、サブスト
レートＰＮＰトランジスタのコレクタコンタクト領域も
エミッタ領域と同じく高濃度で深く形成されるためコレ
クタ飽和抵抗Ｒ８゜を小さくすることもできる。
成に対する耐酸化膜として、第２多結晶シリコン膜１２
の他に、例えばＬＰＣＶＤ法によるシリコン窒化膜１１
を用いることにより、ＰＲ工程を増すことなく、サブス
トレートＰＮＰトランジスタの高濃度で深いエミッタ領
域を電極取出し口直下に形成することができ横方向の縮
小化を行なうことができる効果がある。また、サブスト
レートＰＮＰトランジスタのコレクタコンタクト領域も
エミッタ領域と同じく高濃度で深く形成されるためコレ
クタ飽和抵抗Ｒ８゜を小さくすることもできる。
一方、ＮＰＮトランジスタに関しては、第２多結晶シリ
コン膜１２とパターン酸化膜９との間に前述のシリコン
窒化膜１１を形成することにより、エミッタ・ベース間
の寄生ＭＯ３容量を小さくできる効果がある。また、外
部ベース領域上にもこのシリコン窒化膜１１を形成する
ことにより、内部ベース領域だけでなく、外部ベース領
域も高濃度で深く形成でき、ベース抵抗を小さくするこ
ともできる。
コン膜１２とパターン酸化膜９との間に前述のシリコン
窒化膜１１を形成することにより、エミッタ・ベース間
の寄生ＭＯ３容量を小さくできる効果がある。また、外
部ベース領域上にもこのシリコン窒化膜１１を形成する
ことにより、内部ベース領域だけでなく、外部ベース領
域も高濃度で深く形成でき、ベース抵抗を小さくするこ
ともできる。
第１図（ａ）〜（ｇ）は本発明の一実施例を説明するた
めの製造工程を示す半導体素子の断面図、第２図は本発
明の他の実施例により形成された半導体素子の断面図、
第３図（ａ）〜（ｄ）は従来技術を説明するために工程
順に示した半導体素子の断面図である。 １・・・Ｐ−形シリコン基板、２・・・Ｎ＋形埋込層、
３・・・Ｐ“形埋込層、４・・・Ｎ形エピタキシャル層
、５・・・Ｐ形つェル領域、６・・・素子分離用酸化膜
、７・・・ゲート酸化膜、８・・・ゲート多結晶シリコ
ン膜、９．１３・・・パターン酸化膜、１０．・・・Ｎ
ＰＮトランジスタのベース領域、１０ゎ・・・サブスト
レートＰＮＰトランジスタのエミッタ領域、１０゜・・
・サブストレートＰＮＰトランジスタのコレクタコンタ
クト領域、１１・・・シリコン窒化膜、１２・・・第２
多結晶シリコン膜、１４．・・・ＮＰＮ）ランジスタの
エミッタ領域、１４．・・・ＮＰＮ）ランジスタのコレ
クタコンタクト領域、１４．・・・ＮチャンネルＭＯ３
）ランジスタのソース・ドレイン領域、１４ ｄ・・・
サブストレートＰＮＰトランジスタのベースコンタクト
領域、１５・・・絶縁膜、１６．・・・ＮＰＮトランジ
スタのエミッタ電極、１６ｂ・・・ＮＰＮ）ランジスタ
のベース電極、１６゜・・・ＮＰＮトランジスタのコレ
クタ電極、１６ｄ・・・ＮチャンネルＭＯ８）ランジス
タのソース・ドレイン電極、１６゜・・・サブストレー
トＰＮＰ ）ランジスタのエミッタ電極、１６ｒ・・・
サブストレートＰＮＰトランジスタのベース電極、１６
．・・・サブストレートＰＮＰトランジスタのコレクタ
電極、１６ｈ・・・パーティカルＰＮＰトランジスタの
エミッタ電極、１６＋・・・パーティカルＰＮＰ）ラン
ジスタのベース電極、１６．・・・パーティカルＰＮＰ
トランジスタのコレクタ電極。
めの製造工程を示す半導体素子の断面図、第２図は本発
明の他の実施例により形成された半導体素子の断面図、
第３図（ａ）〜（ｄ）は従来技術を説明するために工程
順に示した半導体素子の断面図である。 １・・・Ｐ−形シリコン基板、２・・・Ｎ＋形埋込層、
３・・・Ｐ“形埋込層、４・・・Ｎ形エピタキシャル層
、５・・・Ｐ形つェル領域、６・・・素子分離用酸化膜
、７・・・ゲート酸化膜、８・・・ゲート多結晶シリコ
ン膜、９．１３・・・パターン酸化膜、１０．・・・Ｎ
ＰＮトランジスタのベース領域、１０ゎ・・・サブスト
レートＰＮＰトランジスタのエミッタ領域、１０゜・・
・サブストレートＰＮＰトランジスタのコレクタコンタ
クト領域、１１・・・シリコン窒化膜、１２・・・第２
多結晶シリコン膜、１４．・・・ＮＰＮ）ランジスタの
エミッタ領域、１４．・・・ＮＰＮ）ランジスタのコレ
クタコンタクト領域、１４．・・・ＮチャンネルＭＯ３
）ランジスタのソース・ドレイン領域、１４ ｄ・・・
サブストレートＰＮＰトランジスタのベースコンタクト
領域、１５・・・絶縁膜、１６．・・・ＮＰＮトランジ
スタのエミッタ電極、１６ｂ・・・ＮＰＮ）ランジスタ
のベース電極、１６゜・・・ＮＰＮトランジスタのコレ
クタ電極、１６ｄ・・・ＮチャンネルＭＯ８）ランジス
タのソース・ドレイン電極、１６゜・・・サブストレー
トＰＮＰ ）ランジスタのエミッタ電極、１６ｒ・・・
サブストレートＰＮＰトランジスタのベース電極、１６
．・・・サブストレートＰＮＰトランジスタのコレクタ
電極、１６ｈ・・・パーティカルＰＮＰトランジスタの
エミッタ電極、１６＋・・・パーティカルＰＮＰ）ラン
ジスタのベース電極、１６．・・・パーティカルＰＮＰ
トランジスタのコレクタ電極。
Claims (2)
- （１）一導電形半導体基板に第１酸化膜を形成する工程
と、前記第１酸化膜を介して他の導電形の領域を選択的
に形成する工程と、耐酸化絶縁膜を選択的に形成する工
程と、前記第１酸化膜を選択的にエッチング除去する工
程と、多結晶シリコン膜を選択的に形成する工程と、第
２酸化膜を形成する工程と、前記多結晶シリコン膜およ
び第２酸化膜を介して一導電形領域を形成する工程とを
含むことを特徴とする半導体装置の製造方法。 - （２）耐酸化絶縁膜がシリコン窒化膜であることを特徴
とする特許請求の範囲第（１）項記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4571487A JPH0640567B2 (ja) | 1987-02-27 | 1987-02-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4571487A JPH0640567B2 (ja) | 1987-02-27 | 1987-02-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63211748A true JPS63211748A (ja) | 1988-09-02 |
| JPH0640567B2 JPH0640567B2 (ja) | 1994-05-25 |
Family
ID=12727018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4571487A Expired - Lifetime JPH0640567B2 (ja) | 1987-02-27 | 1987-02-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0640567B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02191371A (ja) * | 1989-01-19 | 1990-07-27 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07332553A (ja) * | 1994-06-02 | 1995-12-22 | Kurodaito:Kk | 管継手の構造 |
-
1987
- 1987-02-27 JP JP4571487A patent/JPH0640567B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02191371A (ja) * | 1989-01-19 | 1990-07-27 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0640567B2 (ja) | 1994-05-25 |
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