JPH0575033A

JPH0575033A - 半導体集積回路装置およびその製造方法

Info

Publication number: JPH0575033A
Application number: JP23331791A
Authority: JP
Inventors: Kazue Sato; 和重佐藤; Keiichi Yoshizumi; 圭一吉住; Ryuichi Izawa; 龍一井澤; Tokuo Watanabe; 篤雄渡辺
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-09-12
Filing date: 1991-09-12
Publication date: 1993-03-26

Abstract

(57)【要約】【目的】半導体集積回路装置の高集積化と高速化の双
方を実現すること。【構成】バイポーラ・トランジスタのコレクタを成す
ｎ+埋込層と該ｎ+埋込層を囲むｐ+埋込層の接合部で、
ｎ+埋込層における接合部直角方向への不純物濃度分布
の濃度勾配を、濃度の高い分布２ａと低い分布２ｂの２
段に構成し、かつ濃度の低い分布２ｂの領域をｐ+埋込
層とＰＮ接合させる。また、ｐ+埋込層における接合部
直角方向への不純物濃度分布の濃度勾配を、濃度の高い
分布と低い分布の２段に構成し、濃度の低い分布の領域
をｎ+埋込層とＰＮ接合させてもよい。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バイポーラ・トランジ
スタのコレクタに高濃度の埋込層を有する半導体集積回
路装置およびその製造方法に関するものである。

【０００２】

【従来の技術】バイポーラ・トランジスタを有する半導
体集積回路装置に関する技術は、例えば日経マグロヒル
社発行「日経マイクロデバイス」１９９０年２月号ｐ５
３〜ｐ５４に記載されている。これによると、バイポー
ラ・トランジスタを有する集積回路装置は、一般に、Ｎ
ＰＮトランジスタでは基板内部にコレクタの一部を成す
ｎ+が埋込まれ、このｎ+と他の素子とを電気的に分離す
るためｎ+を囲むようにｐ+が埋込まれている。

【０００３】従来技術に示される埋込層の構造は大きく
２つに分けらることができる。すなわち、一方はｎ+と
ｐ+が自己整合により作製され、ｎ+とｐ+が直接ＰＮ接
合を形成する構造であり、他方はｐ+がフォトレジスト
をマスクに所望の領域に作製され、ｎ+とｐ+が直接ＰＮ
接合を形成しない構造である。

【０００４】

【発明が解決しようとする課題】しかしながら、上記従
来技術のうち前者のものでは、ＰＮ接合が自己整合で形
成されているので高集積化に適しているが、高濃度のｎ
+とｐ+がＰＮ接合を形成するので、接合容量が大きくな
ってバイポーラ・トランジスタのコレクタと基板との寄
生容量が大きくなり、集積回路装置をより高速化する点
では配慮がなされていない。

【０００５】また後者のものでは、高濃度のｎ+とｐ+が
ＰＮ接合を形成せず、寄生容量を低くできるので高速化
に適しているが、フォトレジストをマスクにｐ+を作製
するので合わせ余裕を考慮してｎ+とｐ+を離さなければ
ならず、高集積化の点では配慮がなされていない。

【０００６】本発明の目的は、高集積化と高速化の双方
を実現することができる半導体集積回路装置およびその
製造方法を提供することである。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、バイポーラ・トランジスタで構成され、
該バイポーラ・トランジスタは基板上にｎ+埋込層と更
にその上にｎ型区域が積層され、かつ隣り合うバイポー
ラ・トランジスタ同士を分離するフィールド酸化膜が形
成された半導体集積回路装置において、前記バイポーラ
・トランジスタのコレクタを成すｎ+埋込層と該ｎ+埋込
層を囲むｐ+埋込層の接合部で、前記ｎ+埋込層とｐ+埋
込層のうち、いずれか一方の埋込層における接合部直角
方向への不純物濃度分布の濃度勾配を、濃度の高い分布
と低い分布の２段に構成し、かつ前記濃度の低い分布の
領域を他方の埋込層とＰＮ接合させたものである。

【０００８】また、本発明は、バイポーラ・トランジス
タとｎチャンネルＭＯＳトランジスタとｐチャンネルＭ
ＯＳトランジスタで構成され、前記バイポーラ・トラン
ジスタは基板上にｎ+埋込層と更にその上にｎ型区域が
積層され、前記ｎチャンネルＭＯＳトランジスタは基板
上にｐ+埋込層と更にその上にｐ型区域が積層され、前
記ｐチャンネルＭＯＳトランジスタは基板上にｎ+埋込
層と更にその上にｎ型区域が積層され、かつ前記バイポ
ーラ・トランジスタとｎチャンネルＭＯＳトランジスタ
とｐチャンネルＭＯＳトランジスタを各々分離するフィ
ールド酸化膜が形成された半導体集積回路装置におい
て、前記バイポーラ・トランジスタのコレクタを成すｎ
+埋込層と該ｎ+埋込層を囲むｐ+埋込層の接合部で、前
記ｎ+埋込層とｐ+埋込層のうち、いずれか一方の埋込層
における接合部直角方向への不純物濃度分布の濃度勾配
を、濃度の高い分布と低い分布の２段に構成し、かつ前
記濃度の低い分布の領域を他方の埋込層とＰＮ接合させ
たものである。

【０００９】さらに、本発明は、アイソプレーナ型の半
導体集積回路装置においても上記各構成と同様な構成に
したことである。

【００１０】また、本発明は上記半導体集積回路装置の
いずれかを２入力ＮＡＮＤゲート回路に搭載したことで
ある。

【００１１】また、本発明の製造方法は、シリコン基板
上に熱酸化膜と更にその上に窒化膜を形成する第１の工
程と、フォトレジストを塗布した後にｎ+埋込層を形成
すべき箇所のレジストを除去する第２の工程と、前記除
去した領域をｎ+埋込層またはｐ+埋込層のいずれかにす
るための不純物をイオン打込みする第３の工程と、前記
不純物と同じ不純物を前記第３の工程でのイオン打込み
量より低濃度で、かつシリコン基板に対して傾斜させて
イオン打込みする第４の工程と、を含むことである。

【００１２】さらに、本発明の製造方法は、シリコン基
板上に熱酸化膜と更にその上に窒化膜を形成する第１の
工程と、フォトレジストを塗布した後にｎ+埋込層を形
成すべき箇所のレジストを除去する第２の工程と、前記
除去した領域をｎ+埋込層またはｐ+埋込層のいずれかに
するための不純物をイオン打込みする第３の工程と、前
記不純物と同じ不純物を前記第３の工程でのイオン打込
み量より低濃度で、かつシリコン基板に対して傾斜させ
てイオン打込みする第４の工程と、残っていたレジスト
を除去し、更に残っていた窒化膜をマスクに選択酸化し
て窒化膜を除去するとともに、選択酸化して生じた酸化
膜をマスクにｐ+埋込層を形成するためにボロンを打込
む第５の工程と、酸化膜をウエットエッチングにより除
去し、更に単結晶シリコンをエピタキシャル成長させる
第６の工程と、バイポーラ・トランジスタおよびｐチャ
ンネルＭＯＳトランジスタが形成される領域にｎ型区域
を、ｎチャンネルＭＯＳトランジスタが形成される領域
にｐ型区域をそれぞれ形成する第７の工程と、前記バイ
ポーラ・トランジスタ、ｐチャンネルＭＯＳトランジス
タおよびｎチャンネルＭＯＳトランジスタを各々分離す
るためにフィールド酸化膜を形成した後、前記バイポー
ラ・トランジスタのコレクタ電極をとるためのｎ+型領
域を形成する第８の工程と、を含むことである。

【００１３】

【作用】上記構成によれば、２段構成から成る濃度勾配
のうち低い方の分布が、他方の埋込層とＰＮ接合を形成
するようになるため、ＰＮ接合部の空乏層が伸び、接合
容量が低下する。これにより、バイポーラトランジスタ
のコレクタと基板との寄生容量を低減することができ、
半導体集積回路装置の高速化と高集積化を達成すること
が可能となる。

【００１４】

【実施例】以下、本発明の一実施例を図面に従って説明
する。図１は、バイポーラ・トランジスタ、ｎチャンネ
ルＭＯＳトランジスタおよびｐチャンネルＭＯＳトラン
ジスタを１つのシリコン基板１上に作製した集積回路装
置の断面構造を示している。図において、Ａにはバイポ
ーラ・トランジスタの一部が、Ｂにはバイポーラ・トラ
ンジスタが、ＣにはｎチャンネルＭＯＳトランジスタ
が、ＤにはｐチャンネルＭＯＳトランジスタがそれぞれ
作製されている。

【００１５】そして、図２に示すように、バイポーラ・
トランジスタＡ，Ｂのコレクタを成すｎ+埋込層の横方
向（ｎ+埋込層とｐ+埋込層との接合面に直角な方向）の
不純物濃度分布の濃度勾配が、濃度の高い分布２ａと低
い分布２ｂの２段構成と成っている。このようにする
と、２段構成から成る濃度勾配の濃度の低い分布２ｂ
は、ｐ+埋込層とＰＮ接合を形成するため、ＰＮ接合の
空乏層が伸び、接合容量を低くできる。これにより、バ
イポーラ・トランジスタと基板との寄生容量を低減で
き、半導体集積回路装置の高速動作を実現することがで
きる。

【００１６】図３は、ｎ+埋込層を自己整合により従来
技術で形成した、ｎ+埋込層とｐ+埋込層の不純物濃度分
布であり、高濃度のｎ+とｐ+がＰＮ接合を形成している
ので空乏層が短かく接合容量が高くなっている。

【００１７】次に、上記図１および図２に示した半導体
集積回路装置の製造方法について説明する。図４〜図９
は代表的な各製造工程における断面図を示している。図
４において、比抵抗１０Ω・ｃｍ程度のｐ形のシリコン
基板１上に、１０〜５００ｎｍの熱酸化シリコン膜１８
と１０〜５００ｎｍの窒化シリコン膜１９を形成する。
次に図５において、ｎ+埋込層を形成するため、フォト
レジスト技術と既存のドライエッチング技術により、バ
イポーラ・トランジスタとｐＭＯＳトランジスタが作製
される区域の窒化シリコン膜をエッチングし、残ってい
るフォトレジスト２０と窒化シリコン膜１９をマスクに
ｎ形の不純物である例えばアンチモン（Ｓｂ）をイオン
打込み技術により、１〜５×１０¹⁵cm~²程度シリコン基
板１に導入する。そして、図６において、ｎ+埋込層の
不純物濃度分布の濃度勾配が２段構成の高い分布２ａと
低い分布２ｂに形成するため、例えば斜めイオン打込み
技術を使って、アンチモン１０¹³〜１０¹⁵cm~²程度を基
板１に対して３０〜６０度の角度でシリコン基板１に導
入する。

【００１８】なお、斜めイオン打込みが使えない場合で
も以下のようにして上記不純物濃度分布を得ることが可
能である。例えば、図５のイオン打込みに続いてレジス
トを除去し、窒化シリコン膜１９のエッジに窒化シリコ
ン或は酸化シリコン膜のサイドスペーサを形成しイオン
打込みをする。この際、前者のイオン打込みは低濃度で
導入する。続いて、ｐ+埋込層を形成するためフォトレ
ジストを除去し、残っいてる窒化膜をマスクに選択酸化
を行ない３００〜５００ｎｍの熱酸化膜を形成する。そ
の後、窒化膜を除去し選択酸化した酸化膜をマスクにｐ
形の不純物であるボロン（Ｂ）をイオン打込み技術によ
り、１〜５×１０¹³cm~²程度を基板に導入する。

【００１９】以上の実施例によれば、ｐ+埋込層の不純
物をフォトレジストをマスクに導入してないので、高集
積化に適している。

【００２０】次に、図７において、前イオン打込みのマ
スクに使った酸化膜を既存のウエットエッチング技術に
より除去し、厚さ０.５〜１.５μｍの単結晶シリコン膜
をエピタキシャル成長させる。このとき、バイポーラ・
トランジスタとｐチャンネルＭＯＳトランジスタが作製
される領域にｎ+埋込層２が、その他の領域にｐ+埋込層
３がそれぞれ形成される。

【００２１】続いて、単結晶シリコン上に１０〜５００
ｎｍの酸化シリコン膜と窒化シリコン膜を設け、バイポ
ーラ・トランジスタとｐチャンネルＭＯＳトランジスタ
の作製される区域の窒化シリコン膜をフォトレジスト技
術及びドライエッチング技術を使って窒化シリコン膜を
エッチングし、フォトレジストと窒化シリコン膜をマス
クに、ｎ形の不純物であるリン（ｐ）を１〜１０×１０
¹²cm~²程度イオン打込みする。そして、マスクに使った
フォトレジストを除去した後、残っている窒化シリコン
膜をマスクに選択酸化をし５０〜５００ｎｍの酸化シリ
コン膜を形成する。続いて、窒化シリコン膜を除去し、
選択酸化した酸化シリコン膜をマスクにｐ形の不純物で
あるボロン（Ｂ）を１〜１０×１０¹³cm~²程度イオン打
込みする。ここで、１０００℃、１時間相当の熱処理を
施し、表面より１〜２μｍの深さのところまでが不純物
濃度１０¹⁵〜１０¹⁷cm~³のｎ形区域４とｐ形区域５を形
成し、残っている酸化シリコン膜を除去する。

【００２２】さらに、図８において、単結晶シリコン上
に形成される各素子を電気的に分離するため、上記した
選択酸化法によって１００〜１０００ｎｍの酸化シリコ
ン膜７を各素子間に形成する。このとき、ｐ形区域５に
形成される素子の電気的な分離を確実なものとするた
め、ｐ形区域５の酸化シリコン膜７の直下に不純物濃度
１０¹⁶〜１０¹⁷cm~³程度のｐ形領域６を形成する。次
に、バイポーラ・トランジスタのコレクタ部を表面から
電極を取り出すため、ｎ+形領域８をフォトレジスト技
術、イオン打込み技術を使って、ｎ形となる不純物リン
（ｐ）を１０¹⁵cm~²程度打込み、ｎ+埋込層と接属する
ように１０００℃、３０分相当の熱処理を施す。

【００２３】次に図９において、まずＭＯＳトランジス
タのゲート酸化膜９を形成するため、５〜５０ｎｍの酸
化シリコン膜を熱酸化により設ける。そして、化学的気
相蒸着技術を用いて多結晶シリコンを推積させ、低抵抗
化のためのｎ形の不純物を導入する。この後に、フォト
レジスト技術を使ってＭＯＳトランジスタのゲート電極
１０としたい部分にフォトレジストを残し、それをマス
クに、既存のドライエッチング技術により多結晶シリコ
ンをエッチングしてゲート電極１０を得る。

【００２４】次にｎチャンネルＭＯＳトランジスタのソ
ース、ドレイン領域を形成するため、フォトレジスト技
術によってｎチャネルＭＯＳトランジスタが形成される
ｐ形区域５上のレジストを除去し、ｎ形の不純物である
リン（ｐ）域はヒ素（Ａｓ）をイオン打込み技術により
１０¹⁴〜１０¹⁶cm~²打込みｎ+領域１１を形成する。

【００２５】続いて、バイポーラのベースを形成するた
めに、上記と同様の方法でベースを形成したい部分のレ
ジストを除去して、ｐ形の不純物となるボロンを５〜１
０×１０¹³cm~²打込みベース領域１２を形成する。ここ
で、ベース領域の接合深さが１００〜５００ｎｍとなる
ように８００〜１０００℃で熱処理を施す。その後に、
ベース領域が配線金属膜と接触する領域とｐチャネルＭ
ＯＳトランジスタが形成されるｎ形区域４上のレジスト
を除去し、ｐ形の不純物であるボロン（Ｂ）を１０¹⁵〜
１０¹⁶cm~²打込みｐ+領域１５を形成する。

【００２６】さらに、バイポーラのエミッタを形成する
ため、１００〜１０００ｎｍの酸化シリコンを化学的蒸
着技術により堆積し、エミッタを形成する部分の酸化シ
リコン膜をフォトレジスト技術及びドライエッチング技
術により開口する。その後、多結晶シリコンを前記方法
により堆積し、エミッタ領域１３を形成するため、多結
晶シリコンにｎ形の不純物となるリン（ｐ）或はヒ素
（Ａｓ）をイオン打込み技術により、１０¹⁵〜５×１０
¹⁶⁶cm~²打込み、エミッタ領域の接合深さが５０〜２０
０ｎｍとなるよう８００〜１０００℃の熱処理を施しエ
ミッタ領域１３を形成する。続いて、エミッタ領域形成
に使用した多結晶シリコンを所定の形状に加工してエミ
ッタ多結晶シリコン電極１４を得る。

【００２７】最後に、配線金属膜を設けるためにシリコ
ン系酸化物による層間絶縁膜１６を形成し、各素子の金
属膜と接続したい部分に接続孔を開口する。その後、ア
ルミニウム等の金属膜を堆積し、所定の形状に加工して
金属膜１７を得る。以上のような製造工程により、図１
及び図２に示した半導体集積回路装置を得ることができ
る。

【００２８】図１０は本発明の他の実施例を示してお
り、ｐ+埋込層に適用した場合の断面構造である。また
図１１は図１０のＸ’−Ｙ’線における不純物濃度分布
を示している。図１１に示すように、バイポーラ・トラ
ンジスタＡ，Ｂのコレクタを成すｐ+埋込層の横方向
（ｐ+埋込層とｎ+埋込層との接合面に直角な方向）の不
純物濃度分布の濃度勾配が、濃度の高い分布３ａと低い
分布３ｂの２段に構成されている。このように構成して
も前述の実施例と同様な効果が得られる。

【００２９】図１２は本発明の更に他の実施例を示して
おり、アイソプレーナ型のバイポーラ・トランジスタに
適用した例である。アイソプレーナ型のバイポーラ・ト
ランジスタはフィールド酸化膜７が上部へ突出しないた
め、半導体集積回路装置表面を平坦化することができ
る。図に示した線分Ｘ−Ｙにおいては、図２と同様の不
純物濃度分布となり、同様の効果が得られる。

【００３０】図１３は、本発明の半導体集積回路装置を
実際に適用した代表的な回路図を示しており、２入力Ｎ
ＡＮＤゲート回路である。図において、Ｍ１，Ｍ２はｐ
チャネルＭＯＳトランジスタ、Ｍ３〜Ｍ７はｎチャネル
ＭＯＳトランジスタ、Ｑ１，Ｑ２がｎｐｎのバイポーラ
・トランジスタを示しており、バイポーラ・トランジス
タＱ１，Ｑ２のベースとグランドの間に、その抵抗値を
制御信号によって変えられるようｎチャネルＭＯＳトラ
ンジスタＭ５，Ｍ６，Ｍ７が接続されている。本実施例
によれば、図に示されるバイポーラ・トランジスタのコ
レクタと基板との寄生容量Ｃｃｓが低減できる。図１４
は、本実施例を実際に適用したときの代表的な回路図を
示しており差動増幅回路である。

【００３１】

【発明の効果】以上説明したように、本発明によれば、
バイポーラ・トランジスタのコレクタを成すｎ+とそれ
を囲むｐ+との間に形成されるＰＮ接合において接合容
量を低くでき、バイポーラのコレクタと基板との寄生容
量を低減することができるため、半導体集積回路装置の
高集積化とともに高速化も達成することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例による半導体集積回路装置の
断面構造図である。

【図２】図１に示したＸ−Ｙ線における不純物濃度分布
の概略図である。

【図３】図２に対応した、従来技術による不純物濃度分
布の概略図である。

【図４】ある製造工程における本発明の半導体集積回路
装置の断面構造図である。

【図５】図４の次の工程おける半導体集積回路装置の断
面構造図である。

【図６】図５の次の工程おける半導体集積回路装置の断
面構造図である。

【図７】図６の次の工程おける半導体集積回路装置の断
面構造図である。

【図８】図７の次の工程おける半導体集積回路装置の断
面構造図である。

【図９】図８の次の工程おける半導体集積回路装置の断
面構造図である。

【図１０】本発明の他の実施例による半導体集積回路装
置の断面構造図である。

【図１１】図１０に示したＸ’−Ｙ’線における不純物
濃度分布の概略図である。

【図１２】本発明の更に他の実施例による半導体集積回
路装置の断面構造図である。

【図１３】本発明の半導体集積回路装置を適用した２入
力ＮＡＮＤゲート回路図である。

【図１４】図１３の応用例としての差動増幅回路図であ
る。

【符号の説明】

１ｐ形シリコン基板２ｎ+埋込層３ｐ+埋込層４ｎ形区域５ｐ形区域７酸化シリコン膜１０ゲート電極１３エミッタ多結晶シリコン電極１７金属膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者渡辺篤雄茨城県日立市久慈町4026番地株式会社日立製作所日立研究所内

Claims

【特許請求の範囲】

【請求項１】バイポーラ・トランジスタで構成され、
該バイポーラ・トランジスタは基板上にｎ+埋込層と更
にその上にｎ型区域が積層され、かつ隣り合うバイポー
ラ・トランジスタ同士を分離するフィールド酸化膜が形
成された半導体集積回路装置において、前記バイポーラ・トランジスタのコレクタを成すｎ+埋
込層と該ｎ+埋込層を囲むｐ+埋込層の接合部で、前記ｎ
+埋込層とｐ+埋込層のうち、いずれか一方の埋込層にお
ける前記接合部直角方向への不純物濃度分布の濃度勾配
を、濃度の高い分布と低い分布の２段に構成し、かつ前
記濃度の低い分布の領域を他方の埋込層とＰＮ接合させ
たことを特徴とする半導体集積回路装置。
【請求項２】バイポーラ・トランジスタとｎチャンネ
ルＭＯＳトランジスタとｐチャンネルＭＯＳトランジス
タで構成され、前記バイポーラ・トランジスタは基板上
にｎ+埋込層と更にその上にｎ型区域が積層され、前記
ｎチャンネルＭＯＳトランジスタは基板上にｐ+埋込層
と更にその上にｐ型区域が積層され、前記ｐチャンネル
ＭＯＳトランジスタは基板上にｎ+埋込層と更にその上
にｎ型区域が積層され、かつ前記バイポーラ・トランジ
スタとｎチャンネルＭＯＳトランジスタとｐチャンネル
ＭＯＳトランジスタを各々分離するフィールド酸化膜が
形成された半導体集積回路装置において、前記バイポーラ・トランジスタのコレクタを成すｎ+埋
込層と該ｎ+埋込層を囲むｐ+埋込層の接合部で、前記ｎ
+埋込層とｐ+埋込層のうち、いずれか一方の埋込層にお
ける前記接合部直角方向への不純物濃度分布の濃度勾配
を、濃度の高い分布と低い分布の２段に構成し、かつ前
記濃度の低い分布の領域を他方の埋込層とＰＮ接合させ
たことを特徴とする半導体集積回路装置。
【請求項３】バイポーラ・トランジスタで構成され、
該バイポーラ・トランジスタは基板上にｎ+埋込層と更
にその上にｎ型区域が積層され、かつ隣り合うバイポー
ラ・トランジスタ同士を分離するフィールド酸化膜がア
イソプレーナ方式で形成された半導体集積回路装置にお
いて、前記バイポーラ・トランジスタのコレクタを成す
ｎ+埋込層と該ｎ+埋込層を囲むｐ+埋込層の接合部で、
前記ｎ+埋込層とｐ+埋込層のうち、いずれか一方の埋込
層における前記接合部直角方向への不純物濃度分布の濃
度勾配を、濃度の高い分布と低い分布の２段に構成し、
かつ前記濃度の低い分布の領域を他方の埋込層とＰＮ接
合させたことを特徴とする半導体集積回路装置。
【請求項４】バイポーラ・トランジスタとｎチャンネ
ルＭＯＳトランジスタとｐチャンネルＭＯＳトランジス
タで構成され、前記バイポーラ・トランジスタは基板上
にｎ+埋込層と更にその上にｎ型区域が積層され、前記
ｎチャンネルＭＯＳトランジスタは基板上にｐ+埋込層
と更にその上にｐ型区域が積層され、前記ｐチャンネル
ＭＯＳトランジスタは基板上にｎ+埋込層と更にその上
にｎ型区域が積層され、かつ前記バイポーラ・トランジ
スタとｎチャンネルＭＯＳトランジスタとｐチャンネル
ＭＯＳトランジスタを各々分離するフィールド酸化膜が
アイソプレーナ方式で形成された半導体集積回路装置に
おいて、前記バイポーラ・トランジスタのコレクタを成すｎ+埋
込層と該ｎ+埋込層を囲むｐ+埋込層の接合部で、前記ｎ
+埋込層とｐ+埋込層のうち、いずれか一方の埋込層にお
ける接合部直角方向への不純物濃度分布の濃度勾配を、
濃度の高い分布と低い分布の２段に構成し、かつ前記濃
度の低い分布の領域を他方の埋込層とＰＮ接合させたこ
とを特徴とする半導体集積回路装置。
【請求項５】請求項１〜４のいずれかに記載の半導体
集積回路装置を搭載した２入力ＮＡＮＤゲート回路。
【請求項６】シリコン基板上に熱酸化膜と更にその上
に窒化膜を形成する第１の工程と、フォトレジストを塗
布した後にｎ+埋込層を形成すべき箇所のレジストを除
去する第２の工程と、前記除去した領域をｎ+埋込層ま
たはｐ+埋込層のいずれかにするための不純物をイオン
打込みする第３の工程と、前記不純物と同じ不純物を前
記第３の工程でのイオン打込み量より低濃度で、かつシ
リコン基板に対して傾斜させてイオン打込みする第４の
工程と、を含む半導体集積回路装置の製造方法。
【請求項７】シリコン基板上に熱酸化膜と更にその上
に窒化膜を形成する第１の工程と、フォトレジストを塗
布した後にｎ+埋込層を形成すべき箇所のレジストを除
去する第２の工程と、前記除去した領域をｎ+埋込層ま
たはｐ+埋込層のいずれかにするための不純物をイオン
打込みする第３の工程と、前記不純物と同じ不純物を前
記第３の工程でのイオン打込み量より低濃度で、かつシ
リコン基板に対して傾斜させてイオン打込みする第４の
工程と、残っていたレジストを除去し、更に残っていた
窒化膜をマスクに選択酸化して窒化膜を除去するととも
に、選択酸化して生じた酸化膜をマスクにｐ+埋込層を
形成するためにボロンを打込む第５の工程と、酸化膜を
ウエットエッチングにより除去し、更に単結晶シリコン
をエピタキシャル成長させる第６の工程と、バイポーラ
・トランジスタおよびｐチャンネルＭＯＳトランジスタ
が形成される領域にｎ型区域を、ｎチャンネルＭＯＳト
ランジスタが形成される領域にｐ型区域をそれぞれ形成
する第７の工程と、前記バイポーラ・トランジスタ、ｐ
チャンネルＭＯＳトランジスタおよびｎチャンネルＭＯ
Ｓトランジスタを各々分離するためにフィールド酸化膜
を形成した後、前記バイポーラ・トランジスタのコレク
タ電極をとるためのｎ+型領域を形成する第８の工程
と、を含む半導体集積回路装置の製造方法。