JPH04346263A - Ｂｉ−ＣＭＯＳ半導体装置の製造方法 - Google Patents
Ｂｉ−ＣＭＯＳ半導体装置の製造方法Info
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- JPH04346263A JPH04346263A JP14651291A JP14651291A JPH04346263A JP H04346263 A JPH04346263 A JP H04346263A JP 14651291 A JP14651291 A JP 14651291A JP 14651291 A JP14651291 A JP 14651291A JP H04346263 A JPH04346263 A JP H04346263A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に関し、
特に多結晶シリコンのエミッタ電極を有するＢｉ−ＣＭ
ＯＳ半導体装置の製造方法に関するものである。
特に多結晶シリコンのエミッタ電極を有するＢｉ−ＣＭ
ＯＳ半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】バイポーラトランジスタ（以下Ｂｉｐ−
Ｔｒと略称する）とＣＭＯＳＦＥＴを混載させたＢｉ−
ＣＭＯＳデバイスにおいて、特に高速論理回路への応用
のために多結晶シリコンをエミッタ電極として用いるこ
とが広く行われている。このエミッタ電極の形成方法と
しては、例えば飯塚哲哉編「ＣＭＯＳ超ＬＳＩの設計」
（培風館，１９８９年４月２５日発行，第７２頁）に述
べられているように、ＣＭＯＳＦＥＴのゲート電極とＢ
ｉｐ−Ｔｒのエミッタ電極を、同一の多結晶シリコンを
エッチングすることで形成する方法と、ＣＭＯＳＦＥＴ
のソース・ドレイン形成後に第２の多結晶シリコンによ
るエミッタ電極を形成する方法が知られている。
Ｔｒと略称する）とＣＭＯＳＦＥＴを混載させたＢｉ−
ＣＭＯＳデバイスにおいて、特に高速論理回路への応用
のために多結晶シリコンをエミッタ電極として用いるこ
とが広く行われている。このエミッタ電極の形成方法と
しては、例えば飯塚哲哉編「ＣＭＯＳ超ＬＳＩの設計」
（培風館，１９８９年４月２５日発行，第７２頁）に述
べられているように、ＣＭＯＳＦＥＴのゲート電極とＢ
ｉｐ−Ｔｒのエミッタ電極を、同一の多結晶シリコンを
エッチングすることで形成する方法と、ＣＭＯＳＦＥＴ
のソース・ドレイン形成後に第２の多結晶シリコンによ
るエミッタ電極を形成する方法が知られている。
【０００３】まず、ゲート電極と同一の多結晶シリコン
でエミッタ電極を形成する方法について、図１１〜図１
６を用いて説明する。まず図１１に示すように、半導体
基板１０１ のＰｃｈＭＯＳＦＥＴとＢｉｐ−Ｔｒを形
成する領域に、ｎ型高濃度埋め込み層１０２ を形成し
、全面にｎ型低濃度エピタキシャル層１０３ を形成す
る。そしてＮｃｈＭＯＳＦＥＴを形成する領域にｐウェ
ル１０４ を形成し、更にＢｉｐ−Ｔｒのコレクタコン
タクト領域１０５ を形成する。次に図１２に示すよう
に、パッド酸化膜１０６とシリコン窒化膜１０７ を順
次形成し、素子領域以外のシリコン窒化膜１０７ を選
択的に除去し、ＬＯＣＯＳ法によってフィールド酸化膜
１０８ を形成する。次に図１３に示すように、素子領
域のシリコン窒化膜１０７ とパッド酸化膜１０６ を
除去し、Ｂｉｐ−Ｔｒを形成する領域にｐ型ベース領域
１０９ を形成する。更にゲート酸化膜１１０ を形成
し、希フッ酸を用いてレジストパターンをマスクとして
ゲート酸化膜１１０ の一部を除去して、エミッタ開口
部１１１ を形成する。
でエミッタ電極を形成する方法について、図１１〜図１
６を用いて説明する。まず図１１に示すように、半導体
基板１０１ のＰｃｈＭＯＳＦＥＴとＢｉｐ−Ｔｒを形
成する領域に、ｎ型高濃度埋め込み層１０２ を形成し
、全面にｎ型低濃度エピタキシャル層１０３ を形成す
る。そしてＮｃｈＭＯＳＦＥＴを形成する領域にｐウェ
ル１０４ を形成し、更にＢｉｐ−Ｔｒのコレクタコン
タクト領域１０５ を形成する。次に図１２に示すよう
に、パッド酸化膜１０６とシリコン窒化膜１０７ を順
次形成し、素子領域以外のシリコン窒化膜１０７ を選
択的に除去し、ＬＯＣＯＳ法によってフィールド酸化膜
１０８ を形成する。次に図１３に示すように、素子領
域のシリコン窒化膜１０７ とパッド酸化膜１０６ を
除去し、Ｂｉｐ−Ｔｒを形成する領域にｐ型ベース領域
１０９ を形成する。更にゲート酸化膜１１０ を形成
し、希フッ酸を用いてレジストパターンをマスクとして
ゲート酸化膜１１０ の一部を除去して、エミッタ開口
部１１１ を形成する。
【０００４】次に図１４に示すように、多結晶シリコン
を形成し、全面に砒素をイオン注入して多結晶シリコン
を高濃度のｎ型にドープして、通常のフォト工程とＲＩ
Ｅ工程によってゲート電極１１２ 及びエミッタ電極１
１３ を形成する。更に熱工程によってエミッタ電極１
１３ からエミッタ開口部１１１ を介して砒素を拡散
させ、エミッタ拡散層１１４ を形成する。次に図１５
に示すように、レジストパターンをマスクとして、高濃
度のボロンをイオン注入して、ｐ型ソースドレイン領域
１１５ と外部ベース領域１１６ を形成する。次に図
１６に示すように、レジストパターンをマスクとして、
高濃度の砒素をイオン注入して、ｎ型ソースドレイン領
域１１７ とコレクタ電極領域１１８ を形成し、熱処
理工程によって各拡散層をアニールする。後は通常の層
間絶縁膜及び配線層の形成工程によって半導体装置を完
成させる。この方法では、ゲート電極１１２ とエミッ
タ電極１１３ が同時に形成されるので、多結晶シリコ
ンの不純物導入とＲＩＥ工程が各々一回で済む。
を形成し、全面に砒素をイオン注入して多結晶シリコン
を高濃度のｎ型にドープして、通常のフォト工程とＲＩ
Ｅ工程によってゲート電極１１２ 及びエミッタ電極１
１３ を形成する。更に熱工程によってエミッタ電極１
１３ からエミッタ開口部１１１ を介して砒素を拡散
させ、エミッタ拡散層１１４ を形成する。次に図１５
に示すように、レジストパターンをマスクとして、高濃
度のボロンをイオン注入して、ｐ型ソースドレイン領域
１１５ と外部ベース領域１１６ を形成する。次に図
１６に示すように、レジストパターンをマスクとして、
高濃度の砒素をイオン注入して、ｎ型ソースドレイン領
域１１７ とコレクタ電極領域１１８ を形成し、熱処
理工程によって各拡散層をアニールする。後は通常の層
間絶縁膜及び配線層の形成工程によって半導体装置を完
成させる。この方法では、ゲート電極１１２ とエミッ
タ電極１１３ が同時に形成されるので、多結晶シリコ
ンの不純物導入とＲＩＥ工程が各々一回で済む。
【０００５】次に、ＣＭＯＳＦＥＴのソース・ドレイン
形成後に第２の多結晶シリコンによるエミッタ電極を形
成する方法について、図１７〜図２５を用いて説明する
。先ず図１７に示すように、半導体基板２０１ のＰｃ
ｈＭＯＳＦＥＴとＢｉｐ−Ｔｒを形成する領域に、ｎ型
高濃度埋め込み層２０２ を形成し、全面にｎ型低濃度
エピタキシャル層２０３ を形成する。そしてＮｃｈＭ
ＯＳＦＥＴを形成する領域にｐウェル２０４を形成し、
更にＢｉｐ−Ｔｒのコレクタコンタクト領域２０５ を
形成する。次に図１８に示すように、パッド酸化膜２０
６ とシリコン窒化膜２０７ を順次形成し、素子領域
以外のシリコン窒化膜２０７ を選択的に除去し、ＬＯ
ＣＯＳ法によってフィールド酸化膜２０８ を形成する
。次に図１９に示すように、素子領域のシリコン窒化膜
２０７ を除去し、Ｂｉｐ−Ｔｒを形成する領域にｐ型
ベース領域２０９ を形成する。次に図２０に示すよう
に、パッド酸化膜２０６ を除去した後、ゲート酸化膜
２１０ と第１の多結晶シリコンを形成し、全面に砒素
をイオン注入して多結晶シリコンを高濃度のｎ型にドー
プして、レジストパターンをマスクとしてＲＩＥ工程に
よってゲート電極２１１ を形成する。
形成後に第２の多結晶シリコンによるエミッタ電極を形
成する方法について、図１７〜図２５を用いて説明する
。先ず図１７に示すように、半導体基板２０１ のＰｃ
ｈＭＯＳＦＥＴとＢｉｐ−Ｔｒを形成する領域に、ｎ型
高濃度埋め込み層２０２ を形成し、全面にｎ型低濃度
エピタキシャル層２０３ を形成する。そしてＮｃｈＭ
ＯＳＦＥＴを形成する領域にｐウェル２０４を形成し、
更にＢｉｐ−Ｔｒのコレクタコンタクト領域２０５ を
形成する。次に図１８に示すように、パッド酸化膜２０
６ とシリコン窒化膜２０７ を順次形成し、素子領域
以外のシリコン窒化膜２０７ を選択的に除去し、ＬＯ
ＣＯＳ法によってフィールド酸化膜２０８ を形成する
。次に図１９に示すように、素子領域のシリコン窒化膜
２０７ を除去し、Ｂｉｐ−Ｔｒを形成する領域にｐ型
ベース領域２０９ を形成する。次に図２０に示すよう
に、パッド酸化膜２０６ を除去した後、ゲート酸化膜
２１０ と第１の多結晶シリコンを形成し、全面に砒素
をイオン注入して多結晶シリコンを高濃度のｎ型にドー
プして、レジストパターンをマスクとしてＲＩＥ工程に
よってゲート電極２１１ を形成する。
【０００６】次に図２１に示すように、レジストパター
ンをマスクとして、高濃度のボロンをイオン注入して、
ｐ型ソースドレイン領域２１２ と外部ベース領域２１
３ を形成する。次に図２２に示すようにレジストパタ
ーンをマスクとして、高濃度の砒素をイオン注入して、
ｎ型ソースドレイン領域２１４ とコレクタ電極領域２
１５ を形成する。次に図２３に示すように、ＬＰＣＶ
Ｄによるシリコン酸化膜２１６ を形成して、レジスト
パターンをマスクとして通常のエッチング工程によって
エミッタ開口部２１７を形成する。次に図２４に示すよ
うに、第２の多結晶シリコンを形成し、全面に砒素を高
濃度にドープして、通常のフォト工程とＲＩＥ工程によ
って、エミッタ電極２１８ を形成する。次に図２５に
示すように、熱処理工程によって各拡散層をアニールす
ると共に、エミッタ開口部２１７ を介して、エミッタ
電極２１８ からベース領域に砒素を拡散させ、エミッ
タ拡散層２１９ を形成する。後は通常の層間絶縁膜及
び配線層の形成工程によって半導体装置を完成させる。
ンをマスクとして、高濃度のボロンをイオン注入して、
ｐ型ソースドレイン領域２１２ と外部ベース領域２１
３ を形成する。次に図２２に示すようにレジストパタ
ーンをマスクとして、高濃度の砒素をイオン注入して、
ｎ型ソースドレイン領域２１４ とコレクタ電極領域２
１５ を形成する。次に図２３に示すように、ＬＰＣＶ
Ｄによるシリコン酸化膜２１６ を形成して、レジスト
パターンをマスクとして通常のエッチング工程によって
エミッタ開口部２１７を形成する。次に図２４に示すよ
うに、第２の多結晶シリコンを形成し、全面に砒素を高
濃度にドープして、通常のフォト工程とＲＩＥ工程によ
って、エミッタ電極２１８ を形成する。次に図２５に
示すように、熱処理工程によって各拡散層をアニールす
ると共に、エミッタ開口部２１７ を介して、エミッタ
電極２１８ からベース領域に砒素を拡散させ、エミッ
タ拡散層２１９ を形成する。後は通常の層間絶縁膜及
び配線層の形成工程によって半導体装置を完成させる。
【０００７】この方法によれば、エミッタ開口部２１７
の形成後、エミッタ電極となる第２の多結晶シリコン
を形成する際に、ゲート酸化膜２１０が露出していない
ので、ゲート酸化膜２１０ が汚染されたり、第２の多
結晶シリコン形成の前処理工程が制限を受けることはな
い。
の形成後、エミッタ電極となる第２の多結晶シリコン
を形成する際に、ゲート酸化膜２１０が露出していない
ので、ゲート酸化膜２１０ が汚染されたり、第２の多
結晶シリコン形成の前処理工程が制限を受けることはな
い。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
エミッタ電極形成方法には、いずれも幾つかの問題点が
ある。まず、同一の多結晶シリコンをエミッタ電極とゲ
ート電極とで共用する方法については、ゲート酸化膜１
１０ が露出した状態でエミッタ開口部１１１ の形成
のためのレジストパターン形成工程があるので、これに
よってゲート酸化膜１１０ に汚染が入り易い。ＭＯＳ
ＦＥＴはゲート酸化膜の汚染に極めて敏感であり、この
汚染によってＭＯＳＦＥＴの特性の安定性が大きく損な
われる。また、ＭＯＳデバイスの微細化に伴いゲート酸
化膜は薄くなる傾向にあり、図１５においてＡで示した
、エミッタ電極１１３ の開口部１１１ に対する合わ
せ余裕の領域での寄生容量が大きくなり、Ｂｉｐ−Ｔｒ
の高周波特性が低下する。更に、エミッタ電極となる多
結晶シリコンを形成する際にゲート酸化膜１１０ が露
出しているので、エミッタ開口部形成のためのレジスト
パターンを除去した後、多結晶シリコンの形成前に開口
部の自然酸化膜や汚染を除去するために、酸化膜を若干
エッチングするような工程を導入した場合、薄いゲート
酸化膜の膜厚を安定化させることが著しく困難になる。 このため、多結晶シリコンの形成前に希フッ酸等で処理
することができず、エミッタ電極と半導体基板の界面の
状態を再現性よく安定化させることが困難になるといっ
た問題点がある。更にこの方法ではベース領域１０９
の形成をゲート酸化前に行わなければならないので、酸
化雰囲気での増速拡散によってベースの拡散深さが大き
くなってしまい、Ｂｉｐ−Ｔｒの高周波特性を向上させ
ることが著しく困難になるという問題点がある。
エミッタ電極形成方法には、いずれも幾つかの問題点が
ある。まず、同一の多結晶シリコンをエミッタ電極とゲ
ート電極とで共用する方法については、ゲート酸化膜１
１０ が露出した状態でエミッタ開口部１１１ の形成
のためのレジストパターン形成工程があるので、これに
よってゲート酸化膜１１０ に汚染が入り易い。ＭＯＳ
ＦＥＴはゲート酸化膜の汚染に極めて敏感であり、この
汚染によってＭＯＳＦＥＴの特性の安定性が大きく損な
われる。また、ＭＯＳデバイスの微細化に伴いゲート酸
化膜は薄くなる傾向にあり、図１５においてＡで示した
、エミッタ電極１１３ の開口部１１１ に対する合わ
せ余裕の領域での寄生容量が大きくなり、Ｂｉｐ−Ｔｒ
の高周波特性が低下する。更に、エミッタ電極となる多
結晶シリコンを形成する際にゲート酸化膜１１０ が露
出しているので、エミッタ開口部形成のためのレジスト
パターンを除去した後、多結晶シリコンの形成前に開口
部の自然酸化膜や汚染を除去するために、酸化膜を若干
エッチングするような工程を導入した場合、薄いゲート
酸化膜の膜厚を安定化させることが著しく困難になる。 このため、多結晶シリコンの形成前に希フッ酸等で処理
することができず、エミッタ電極と半導体基板の界面の
状態を再現性よく安定化させることが困難になるといっ
た問題点がある。更にこの方法ではベース領域１０９
の形成をゲート酸化前に行わなければならないので、酸
化雰囲気での増速拡散によってベースの拡散深さが大き
くなってしまい、Ｂｉｐ−Ｔｒの高周波特性を向上させ
ることが著しく困難になるという問題点がある。
【０００９】一方、ＣＭＯＳＦＥＴのソース・ドレイン
形成後の第２の多結晶シリコンによるエミッタ電極を形
成する方法については、一般にエミッタ拡散層の不純物
に用いられる砒素は拡散係数が小さく、しかも開口部か
らの拡散は薄い自然酸化膜を介してなされるので、エミ
ッタ拡散層の形成は比較的高温で行われることが望まし
いが、この方法ではエミッタ電極２１８ からエミッタ
開口部２１７ を通してのエミッタ拡散層２１９ の形
成がｐ型ソース・ドレイン２１２ のイオン注入後に行
われるため、特に微細化が進んだデバイスでは、短チャ
ネル効果を規制するために接合深さの浅いソース・ドレ
インを必要とすることから、エミッタ拡散層形成のため
の熱工程が制限され、安定したエミッタ拡散層を形成す
ることが困難になる。更にこの方法では、ＣＭＯＳＦＥ
Ｔのゲート電極を形成する多結晶シリコンをエミッタ電
極として用いる方法と比較して、基板と第２の多結晶シ
リコンを分離するためのＣＶＤによるシリコン酸化膜２
１６ を形成する必要があり、更に多結晶シリコンに不
純物をドープする工程とそれを加工するＲＩＥ工程が２
回ずつ必要であるなど、工程数が著しく増大するという
問題点もある。
形成後の第２の多結晶シリコンによるエミッタ電極を形
成する方法については、一般にエミッタ拡散層の不純物
に用いられる砒素は拡散係数が小さく、しかも開口部か
らの拡散は薄い自然酸化膜を介してなされるので、エミ
ッタ拡散層の形成は比較的高温で行われることが望まし
いが、この方法ではエミッタ電極２１８ からエミッタ
開口部２１７ を通してのエミッタ拡散層２１９ の形
成がｐ型ソース・ドレイン２１２ のイオン注入後に行
われるため、特に微細化が進んだデバイスでは、短チャ
ネル効果を規制するために接合深さの浅いソース・ドレ
インを必要とすることから、エミッタ拡散層形成のため
の熱工程が制限され、安定したエミッタ拡散層を形成す
ることが困難になる。更にこの方法では、ＣＭＯＳＦＥ
Ｔのゲート電極を形成する多結晶シリコンをエミッタ電
極として用いる方法と比較して、基板と第２の多結晶シ
リコンを分離するためのＣＶＤによるシリコン酸化膜２
１６ を形成する必要があり、更に多結晶シリコンに不
純物をドープする工程とそれを加工するＲＩＥ工程が２
回ずつ必要であるなど、工程数が著しく増大するという
問題点もある。
【００１０】本発明は、従来の多結晶シリコンのエミッ
タ電極を有する半導体装置の製造方法における上記問題
点を解消するためになされたもので、比較的少ない工程
数で安定したゲート酸化膜とエミッタ拡散層を容易に形
成し、更にエミッタ電極における寄生容量が少ないＢｉ
−ＣＭＯＳ半導体装置の製造方法を提供することを目的
とする。
タ電極を有する半導体装置の製造方法における上記問題
点を解消するためになされたもので、比較的少ない工程
数で安定したゲート酸化膜とエミッタ拡散層を容易に形
成し、更にエミッタ電極における寄生容量が少ないＢｉ
−ＣＭＯＳ半導体装置の製造方法を提供することを目的
とする。
【００１１】
【課題を解決するための手段】上記問題点を解決するた
め、本発明は、ＭＯＳＦＥＴを形成する第１の領域とＢ
ｉｐ−Ｔｒを形成する第２の領域を有する半導体基板の
前記第１の領域と第２の領域にゲート絶縁膜となる絶縁
膜を形成する工程と、半導体基板全面に第１の多結晶シ
リコンを形成する工程と、前記第２の領域における前記
第１の多結晶シリコン及び前記絶縁膜の一部に開口部を
形成する工程と、半導体基板全面に第２の多結晶シリコ
ンを形成する工程を含んでＢｉ−ＣＭＯＳ半導体装置を
製造するものである。
め、本発明は、ＭＯＳＦＥＴを形成する第１の領域とＢ
ｉｐ−Ｔｒを形成する第２の領域を有する半導体基板の
前記第１の領域と第２の領域にゲート絶縁膜となる絶縁
膜を形成する工程と、半導体基板全面に第１の多結晶シ
リコンを形成する工程と、前記第２の領域における前記
第１の多結晶シリコン及び前記絶縁膜の一部に開口部を
形成する工程と、半導体基板全面に第２の多結晶シリコ
ンを形成する工程を含んでＢｉ−ＣＭＯＳ半導体装置を
製造するものである。
【００１２】
【作用】上記製造方法においては、エミッタ開口部の形
成工程時には、ゲート絶縁膜となる絶縁膜が第１の多結
晶シリコンで覆われているので、エミッタ開口部形成の
ための絶縁膜のエッチングの際に、ゲート絶縁膜が汚染
されたり不必要にエッチングされることはない。またゲ
ート電極とエミッタ電極とは、第２の多結晶シリコンに
同時にドープ及びエッチングを行って形成できるので、
比較的少ない工程数で高性能なＢｉ−ＣＭＯＳ半導体装
置を製造することができる。更にまたＭＯＳＦＥＴのソ
ース・ドレイン領域の形成に先立ってエミッタ電極から
の不純物の拡散が行えるので、短チャネル効果を抑制し
パンチスルー耐性を向上させるためＭＯＳＦＥＴのソー
ス・ドレインの接合深さを浅くした場合でも、安定した
エミッタ拡散層を形成することが可能となる。
成工程時には、ゲート絶縁膜となる絶縁膜が第１の多結
晶シリコンで覆われているので、エミッタ開口部形成の
ための絶縁膜のエッチングの際に、ゲート絶縁膜が汚染
されたり不必要にエッチングされることはない。またゲ
ート電極とエミッタ電極とは、第２の多結晶シリコンに
同時にドープ及びエッチングを行って形成できるので、
比較的少ない工程数で高性能なＢｉ−ＣＭＯＳ半導体装
置を製造することができる。更にまたＭＯＳＦＥＴのソ
ース・ドレイン領域の形成に先立ってエミッタ電極から
の不純物の拡散が行えるので、短チャネル効果を抑制し
パンチスルー耐性を向上させるためＭＯＳＦＥＴのソー
ス・ドレインの接合深さを浅くした場合でも、安定した
エミッタ拡散層を形成することが可能となる。
【００１３】
【実施例】次に実施例について説明する。図１〜図９は
、本発明に係るＢｉ−ＣＭＯＳ半導体装置の製造方法の
第１実施例を説明するための製造工程を示す図である。 まず図１に示すように、半導体基板１のＰｃｈＭＯＳＦ
ＥＴとＢｉｐ−Ｔｒを形成する領域に、ｎ型高濃度埋め
込み層２を形成し、全面にｎ型低濃度エピタキシャル層
３を形成する。そしてＮｃｈＭＯＳＦＥＴを形成する領
域にｐウェル４を形成し、更にＢｉｐ−Ｔｒの高濃度コ
レクタ領域５を形成する。次に図２に示すように、パッ
ド酸化膜６とシリコン窒化膜７を順次形成し、素子領域
以外のシリコン窒化膜７を選択的に除去し、ＬＯＣＯＳ
法によってフィールド酸化膜８を形成する。次に図３に
示すように、素子領域のシリコン窒化膜７とパッド酸化
膜６を除去し、素子領域に熱酸化膜９を形成し、Ｂｉｐ
−Ｔｒを形成する領域にレジストパターンを形成し、そ
れをマスクとしてＭＯＳＦＥＴの素子領域の熱酸化膜９
を除去する。
、本発明に係るＢｉ−ＣＭＯＳ半導体装置の製造方法の
第１実施例を説明するための製造工程を示す図である。 まず図１に示すように、半導体基板１のＰｃｈＭＯＳＦ
ＥＴとＢｉｐ−Ｔｒを形成する領域に、ｎ型高濃度埋め
込み層２を形成し、全面にｎ型低濃度エピタキシャル層
３を形成する。そしてＮｃｈＭＯＳＦＥＴを形成する領
域にｐウェル４を形成し、更にＢｉｐ−Ｔｒの高濃度コ
レクタ領域５を形成する。次に図２に示すように、パッ
ド酸化膜６とシリコン窒化膜７を順次形成し、素子領域
以外のシリコン窒化膜７を選択的に除去し、ＬＯＣＯＳ
法によってフィールド酸化膜８を形成する。次に図３に
示すように、素子領域のシリコン窒化膜７とパッド酸化
膜６を除去し、素子領域に熱酸化膜９を形成し、Ｂｉｐ
−Ｔｒを形成する領域にレジストパターンを形成し、そ
れをマスクとしてＭＯＳＦＥＴの素子領域の熱酸化膜９
を除去する。
【００１４】次に図４に示すように、ゲート酸化膜１０
と第１の多結晶シリコン１１を順次形成し、更にＢｉｐ
−Ｔｒを形成する領域に選択的にボロンをイオン注入し
てベース領域１２を形成する。次に図５に示すように、
レジストパターンをマスクとして第１の多結晶シリコン
１１及び熱酸化膜９の一部をエッチングしてエミッタ開
口部１３を形成する。但し、ベース領域１２はゲート酸
化の前に形成してもよいが、このようにベース領域１２
をゲート酸化の後で形成すれば、浅いベース拡散層を形
成し易く、高周波特性の高いＢｉｐ−Ｔｒを形成する上
で有利である。 次に図６に示すように、全面に第２の多結晶シリコン１
４を形成し、高濃度の砒素をイオン注入する。このとき
、第２の多結晶シリコン１４を形成する際に、ゲート酸
化膜１０は第１の多結晶シリコン１１で覆われているの
で、エミッタ開口部１３の自然酸化膜や汚染の除去を目
的として、第２の多結晶シリコン１４の形成に先立って
希フッ酸等の処理を行っても、ゲート酸化膜１０の安定
性が損なわれることはない。
と第１の多結晶シリコン１１を順次形成し、更にＢｉｐ
−Ｔｒを形成する領域に選択的にボロンをイオン注入し
てベース領域１２を形成する。次に図５に示すように、
レジストパターンをマスクとして第１の多結晶シリコン
１１及び熱酸化膜９の一部をエッチングしてエミッタ開
口部１３を形成する。但し、ベース領域１２はゲート酸
化の前に形成してもよいが、このようにベース領域１２
をゲート酸化の後で形成すれば、浅いベース拡散層を形
成し易く、高周波特性の高いＢｉｐ−Ｔｒを形成する上
で有利である。 次に図６に示すように、全面に第２の多結晶シリコン１
４を形成し、高濃度の砒素をイオン注入する。このとき
、第２の多結晶シリコン１４を形成する際に、ゲート酸
化膜１０は第１の多結晶シリコン１１で覆われているの
で、エミッタ開口部１３の自然酸化膜や汚染の除去を目
的として、第２の多結晶シリコン１４の形成に先立って
希フッ酸等の処理を行っても、ゲート酸化膜１０の安定
性が損なわれることはない。
【００１５】次に図７に示すように、レジストパターン
をマスクとしてＲＩＥによって第１及び第２の多結晶シ
リコン１１，１４をエッチングして、ゲート電極１５及
びエミッタ電極１６を形成し、熱処理によってエミッタ
拡散層１７を形成する。このとき、Ａで示した、エミッ
タ開口部１３とエミッタ電極１６の合わせ余裕の領域に
ついては、熱酸化膜９はゲート酸化膜１０よりも大幅に
厚くすることが可能であることから、この領域の寄生容
量を小さくすることができる。次に図８に示すように、
レジストパターンをマスクとして高濃度のボロンをイオ
ン注入して、Ｂｉｐ−Ｔｒの外部ベース領域１８とＰｃ
ｈＭＯＳＦＥＴのソース・ドレイン領域１９を形成する
。次に図９に示すように、レジストパターンをマスクと
して高濃度の砒素をイオン注入して、Ｂｉｐ−Ｔｒのコ
レクタ電極領域２０とＮｃｈＭＯＳＦＥＴのソース・ド
レイン領域２１を形成し、熱処理によって高濃度のイオ
ン注入層をアニールする。 このとき、エミッタ拡散層１７の拡散はソース・ドレイ
ン領域１９，２１のイオン注入に先立ってなされるので
、ソース・ドレイン領域１９，２１の接合深さを浅くす
るため、このアニールを低温で行った場合にあっても、
安定したエミッタ電極１６からのエミッタ拡散層１７の
形成が可能である。後は通常の層間絶縁膜及び配線層の
形成工程によって半導体装置を完成させる。
をマスクとしてＲＩＥによって第１及び第２の多結晶シ
リコン１１，１４をエッチングして、ゲート電極１５及
びエミッタ電極１６を形成し、熱処理によってエミッタ
拡散層１７を形成する。このとき、Ａで示した、エミッ
タ開口部１３とエミッタ電極１６の合わせ余裕の領域に
ついては、熱酸化膜９はゲート酸化膜１０よりも大幅に
厚くすることが可能であることから、この領域の寄生容
量を小さくすることができる。次に図８に示すように、
レジストパターンをマスクとして高濃度のボロンをイオ
ン注入して、Ｂｉｐ−Ｔｒの外部ベース領域１８とＰｃ
ｈＭＯＳＦＥＴのソース・ドレイン領域１９を形成する
。次に図９に示すように、レジストパターンをマスクと
して高濃度の砒素をイオン注入して、Ｂｉｐ−Ｔｒのコ
レクタ電極領域２０とＮｃｈＭＯＳＦＥＴのソース・ド
レイン領域２１を形成し、熱処理によって高濃度のイオ
ン注入層をアニールする。 このとき、エミッタ拡散層１７の拡散はソース・ドレイ
ン領域１９，２１のイオン注入に先立ってなされるので
、ソース・ドレイン領域１９，２１の接合深さを浅くす
るため、このアニールを低温で行った場合にあっても、
安定したエミッタ電極１６からのエミッタ拡散層１７の
形成が可能である。後は通常の層間絶縁膜及び配線層の
形成工程によって半導体装置を完成させる。
【００１６】本実施例においては、エミッタ電極１６を
エミッタ開口部１３以外でベース領域１２と分離させる
ための絶縁膜として、ゲート酸化膜１０よりも厚い熱酸
化膜９を用いている。これによってエミッタ電極１６と
ベース領域１２の寄生容量を低減することができるが、
この絶縁膜をゲート酸化膜１０とすることで、寄生容量
は大きくなるものの、工程数を更に削減することができ
る。この場合でも、エミッタ開口部１３の形成時にはＭ
ＯＳＦＥＴのゲート酸化膜１０は第１の多結晶シリコン
１１によって保護されているので、安定したゲート酸化
膜を得ることができる。
エミッタ開口部１３以外でベース領域１２と分離させる
ための絶縁膜として、ゲート酸化膜１０よりも厚い熱酸
化膜９を用いている。これによってエミッタ電極１６と
ベース領域１２の寄生容量を低減することができるが、
この絶縁膜をゲート酸化膜１０とすることで、寄生容量
は大きくなるものの、工程数を更に削減することができ
る。この場合でも、エミッタ開口部１３の形成時にはＭ
ＯＳＦＥＴのゲート酸化膜１０は第１の多結晶シリコン
１１によって保護されているので、安定したゲート酸化
膜を得ることができる。
【００１７】上記第１実施例においては、エミッタ開口
部１３を形成する熱酸化膜をフィールド酸化後に形成し
たが、これにはパッド酸化膜を用いることもできる。こ
の場合の第２実施例について図１０を用いて説明する。 まず図１に示した各領域を形成した後、図１０の（Ａ）
に示すようにパッド酸化膜３１とシリコン窒化膜３２を
形成し、ＬＯＣＯＳ法によってフィールド酸化膜３３を
形成する。次いでレジストパターンをマスクとしてＭＯ
ＳＦＥＴを形成する領域のシリコン窒化膜３２を選択的
に除去し、更にレジストパターンを用いて選択的にイオ
ン注入することでベース領域３４を形成する。次に図１
０の（Ｂ）に示すように、シリコン窒化膜３２をマスク
としてＭＯＳＦＥＴを形成する領域のパッド酸化膜３１
を除去した後、ゲート酸化膜３５と第１の多結晶シリコ
ン３６を形成する。次に図１０の（Ｃ）に示すようにレ
ジストパターンをマスクとしてパッド酸化膜３１にエミ
ッタ開口部３７を形成する。
部１３を形成する熱酸化膜をフィールド酸化後に形成し
たが、これにはパッド酸化膜を用いることもできる。こ
の場合の第２実施例について図１０を用いて説明する。 まず図１に示した各領域を形成した後、図１０の（Ａ）
に示すようにパッド酸化膜３１とシリコン窒化膜３２を
形成し、ＬＯＣＯＳ法によってフィールド酸化膜３３を
形成する。次いでレジストパターンをマスクとしてＭＯ
ＳＦＥＴを形成する領域のシリコン窒化膜３２を選択的
に除去し、更にレジストパターンを用いて選択的にイオ
ン注入することでベース領域３４を形成する。次に図１
０の（Ｂ）に示すように、シリコン窒化膜３２をマスク
としてＭＯＳＦＥＴを形成する領域のパッド酸化膜３１
を除去した後、ゲート酸化膜３５と第１の多結晶シリコ
ン３６を形成する。次に図１０の（Ｃ）に示すようにレ
ジストパターンをマスクとしてパッド酸化膜３１にエミ
ッタ開口部３７を形成する。
【００１８】後は図６以降に示した工程を経て半導体装
置を完成させる。この方法は前記第１実施例と比較して
、エミッタ開口部３７を形成する熱酸化膜の形成工程を
削減できるばかりでなく、ゲート酸化膜３５の形成前の
、パッド酸化膜３１を除去して半導体層を露出させる工
程において、レジストパターンでなくシリコン窒化膜３
２をマスクとするため、この工程で半導体層に汚染が入
ることがない点で特に望ましい。
置を完成させる。この方法は前記第１実施例と比較して
、エミッタ開口部３７を形成する熱酸化膜の形成工程を
削減できるばかりでなく、ゲート酸化膜３５の形成前の
、パッド酸化膜３１を除去して半導体層を露出させる工
程において、レジストパターンでなくシリコン窒化膜３
２をマスクとするため、この工程で半導体層に汚染が入
ることがない点で特に望ましい。
【００１９】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、安定したゲート酸化膜とエミッタ拡散
層を容易に形成することができ、更にエミッタ電極の寄
生容量が小さく、ＭＯＳＦＥＴのパンチスルー耐性の高
い、高性能なＢｉ−ＣＭＯＳ半導体装置を比較的少ない
工程数で容易に製造することが可能となる。
本発明によれば、安定したゲート酸化膜とエミッタ拡散
層を容易に形成することができ、更にエミッタ電極の寄
生容量が小さく、ＭＯＳＦＥＴのパンチスルー耐性の高
い、高性能なＢｉ−ＣＭＯＳ半導体装置を比較的少ない
工程数で容易に製造することが可能となる。
【図１】本発明に係るＢｉ−ＣＭＯＳ半導体装置の製造
方法の第１実施例を説明するための製造工程を示す図で
ある。
方法の第１実施例を説明するための製造工程を示す図で
ある。
【図２】図１に示す製造工程に続く製造工程を示す図で
ある。
ある。
【図３】図２に示す製造工程に続く製造工程を示す図で
ある。
ある。
【図４】図３に示す製造工程に続く製造工程を示す図で
ある。
ある。
【図５】図４に示す製造工程に続く製造工程を示す図で
ある。
ある。
【図６】図５に示す製造工程に続く製造工程を示す図で
ある。
ある。
【図７】図６に示す製造工程に続く製造工程を示す図で
ある。
ある。
【図８】図７に示す製造工程に続く製造工程を示す図で
ある。
ある。
【図９】図８に示す製造工程に続く製造工程を示す図で
ある。
ある。
【図１０】本発明の第２実施例を説明するための製造工
程を示す図である。
程を示す図である。
【図１１】従来のＢｉ−ＣＭＯＳ半導体装置の製造方法
を説明するための製造工程を示す図である。
を説明するための製造工程を示す図である。
【図１２】図１１に示す製造工程に続く製造工程を示す
図である。
図である。
【図１３】図１２に示す製造工程に続く製造工程を示す
図である。
図である。
【図１４】図１３に示す製造工程に続く製造工程を示す
図である。
図である。
【図１５】図１４に示す製造工程に続く製造工程を示す
図である。
図である。
【図１６】図１５に示す製造工程に続く製造工程を示す
図である。
図である。
【図１７】従来のＢｉ−ＣＭＯＳ半導体装置の他の製造
方法を説明するための製造工程を示す図である。
方法を説明するための製造工程を示す図である。
【図１８】図１７に示す製造工程に続く製造工程を示す
図である。
図である。
【図１９】図１８に示す製造工程に続く製造工程を示す
図である。
図である。
【図２０】図１９に示す製造工程に続く製造工程を示す
図である。
図である。
【図２１】図２０に示す製造工程に続く製造工程を示す
図である。
図である。
【図２２】図２１に示す製造工程に続く製造工程を示す
図である。
図である。
【図２３】図２２に示す製造工程に続く製造工程を示す
図である。
図である。
【図２４】図２３に示す製造工程に続く製造工程を示す
図である。
図である。
【図２５】図２４に示す製造工程に続く製造工程を示す
図である。
図である。
１ 半導体基板
２ ｎ型高濃度埋め込み層
３ エピタキシャル層
４ ｐウェル
５ 高濃度コレクタ領域
６ パッド酸化膜
７ シリコン窒化膜
８ フィールド酸化膜
９ 熱酸化膜
１０ ゲート酸化膜
１１ 第１の多結晶シリコン
１２ ベース領域
１３ エミッタ開口部
１４ 第２の多結晶シリコン
１５ ゲート電極
１６ エミッタ電極
１７ エミッタ拡散層
１８ 外部ベース領域
１９ ｐ型ソース・ドレイン領域
２０ コレクタ電極領域
２１ ｎ型ソース・ドレイン領域
Claims (3)
- 【請求項１】 ＭＯＳＦＥＴを形成する第１の領域と
バイポーラトランジスタを形成する第２の領域を有する
半導体基板の前記第１の領域と第２の領域にゲート絶縁
膜となる絶縁膜を形成する工程と、半導体基板全面に第
１の多結晶シリコンを形成する工程と、前記第２の領域
における前記第１の多結晶シリコン及び前記絶縁膜の一
部に開口部を形成する工程と、半導体基板全面に第２の
多結晶シリコンを形成する工程を含むことを特徴とする
Ｂｉ−ＣＭＯＳ半導体装置の製造方法。 - 【請求項２】 ＭＯＳＦＥＴを形成する第１の領域と
バイポーラトランジスタを形成する第２の領域を有する
半導体基板の前記第１の領域と第２の領域に第１の絶縁
膜を形成する工程と、前記第１の領域の前記第１の絶縁
膜を選択的に除去する工程と、少なくとも前記第１の領
域にゲート絶縁膜となる第２の絶縁膜を形成する工程と
、半導体基板全面に第１の多結晶シリコンを形成する工
程と、前記第２の領域における前記第１の多結晶シリコ
ン及び前記第１の絶縁膜の一部に開口部を形成する工程
と、半導体基板全面に第２の多結晶シリコンを形成する
工程を含むことを特徴とするＢｉ−ＣＭＯＳ半導体装置
の製造方法。 - 【請求項３】 ＭＯＳＦＥＴを形成する第１の領域と
バイポーラトランジスタを形成する第２の領域を有する
半導体基板の素子領域に選択的に耐酸化膜を形成する工
程と、該耐酸化膜をマスクとしてフィールド酸化膜を形
成する工程と、第１の領域の前記耐酸化膜を選択的に除
去する工程と、少なくとも第１の領域にゲート絶縁膜と
なる絶縁膜を形成する工程と、半導体基板全面に第１の
多結晶シリコンを形成する工程と、前記第２の領域の前
記第１の多結晶シリコン及び前記耐酸化膜の一部に開口
部を形成する工程と、半導体基板全面に第２の多結晶シ
リコンを形成する工程を含むことを特徴とするＢｉ−Ｃ
ＭＯＳ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14651291A JPH04346263A (ja) | 1991-05-23 | 1991-05-23 | Ｂｉ−ＣＭＯＳ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14651291A JPH04346263A (ja) | 1991-05-23 | 1991-05-23 | Ｂｉ−ＣＭＯＳ半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04346263A true JPH04346263A (ja) | 1992-12-02 |
Family
ID=15409318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14651291A Withdrawn JPH04346263A (ja) | 1991-05-23 | 1991-05-23 | Ｂｉ−ＣＭＯＳ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04346263A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5731617A (en) * | 1993-12-09 | 1998-03-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having bipolar transistor and field effect transistor |
| US5933720A (en) * | 1996-04-25 | 1999-08-03 | Nec Corporation | Method for manufacturing BiMOS device with improvement of high frequency characteristics of bipolar transistor |
-
1991
- 1991-05-23 JP JP14651291A patent/JPH04346263A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5731617A (en) * | 1993-12-09 | 1998-03-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having bipolar transistor and field effect transistor |
| US5933720A (en) * | 1996-04-25 | 1999-08-03 | Nec Corporation | Method for manufacturing BiMOS device with improvement of high frequency characteristics of bipolar transistor |
| US6066521A (en) * | 1996-04-25 | 2000-05-23 | Nec Corporation | Method for manufacturing BiMOS device with improvement of high frequency characteristics of bipolar transistor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980806 |