KR100227874B1 - 보로실리케이트 유리 스페이서를 갖는 반도체 디바이스 및 그 제조방법 - Google Patents

보로실리케이트 유리 스페이서를 갖는 반도체 디바이스 및 그 제조방법 Download PDF

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Abstract

바이폴라 트랜지스터와 PMOS 디바이스는 측벽 스페이서 물질로서 보로실리케이트 유리(BSG)를 사용하므로써 성능의 향상을 기할 수 있다. 측벽 스페이서 물질은 낮은 P+도핑 접합을 형성하기 위하여 인접 기판 물질에 붕소를 주입시키는 데에도 사용할 수 있다. 바이폴라 베이스 영역, 또는 PMOS 소스/드레인 영역을 형성하거나(후속 처리시) 유지관리하는데 있어서, 이온 주입법(ion inplantation)을 사용하지 않고 BSG로부터 확산법을 사용하면, 두께가 얇으면서도 면저항(sheet resistance)이 낮은 베이스 영역이 형성된다.

Description

보로실리케이트 유리 스페이서를 갖는 반도체 디바이스 및 그 제조방법
제1도는 발명의 한 구체예에 따른 BICMOS 구조의 단면도이다.
제2(a)도부터 2(m)도는 BICMOS의 바이폴라 부분의 제조를 설명한 것이다.
제3(a)도부터 3(f)도는 본 발명에 의해 제조된 디바이스에서의 도팬트 프로파일을 그림으로 나타낸 것이다.
제4도는 본 발명에 의해 형성된 대표적인 웨이퍼(wafer)의 산화물(oxide)의 3-차원적 투시도 그림이다.
제5도는 제4도에 나타낸 웨이퍼의 면저항(sheet resistance)의 등고선도이다.
[발명의 배경]
본 발명은 반도체 디바이스와 그 제조 분야에 관련한 것이다. 보다 상세히는, 한 구체예에서 본 발명은 보로실리케이트(BSG) 유리 공극을 갖는 단일 폴리실리콘 바이폴라 트랜지스터, 또는 p-채널 금속-산화물-반도체(PMOS) 디바이스를 제공한다.
PMOS 디바이스는 흔히 하나의 기판위에 상보형 금속-산화물 반도체(CMOS)를 생성하기 위하여 n-채널 금속-산화물 반도체(NMOS)와 함께 형성된다. 바이폴라 및 CMOS 디바이스 그리고 그 제조에 관해서는 수년전부터 잘 알려져 있다. 최근에는, 단일 기판 위에 상기 두가지 유형의 디바이스 모두를 회로로 통합시키므로써 상기 두가지 디바이스의 잇점을 누릴 수 있게 되었다. 이렇게 바이폴라 및 CMOS 디바이스를 함께 통합시켜 놓은 회로를 "BICMOS"라 한다. BICMOS 디바이스는 CMOS 디바이스의 고집적도 및 저전력소비의 잇점 뿐 아니라 바이폴라 디바이스의 고속성도 제공한다. 한 종류의 BICMOS 디바이스와 그 제조 방법에 관한 내용이, 본 발명의 양수인에게 양도된 미합중국 특허 제4764480호(Vora)에 설명되어 있다.
일부의 성공적인 면도 있기는 하지만, BICMOS 디바이스는 어떤 한계를 극복하지 못하고 있다. BICMOS 회로의 전기 접점이 성능의 한계를 초래하고 있다. 예를 들어, CMOS 디바이스의 전류 구동 능력은 전형적으로 소스/드레인 면 저항에 의해 한정된다. 바이폴라 트랜지스터에서의 외인성 베이스 저항은 일부의 경우에는, 바이폴라 구조에서의 AC 성능의 중요한 요인이 된다. 더우기, 콜렉터-기판 접합 커패시턴스는 바이폴라 회로의 속도를 떨어뜨린다. 폴리실리콘-실리콘 기판 접점의 높은 저항율은 특히 소형 디바이스(서브 마이크론 등)의 성능을 제한할 수 있다.
향상된 BICMOS 디바이스와 그 제조 방법은 성능이 향상되고 크기가 감소된 디바이스를 제공하는 데에 있어서만이 아니라 보다 신속히 경제적으로 제조할 수 있는 디바이스를 제공하는 데에 있어서도 필요한 것이다.
[발명의 요약]
본 발명은 기존 디바이스에 나타난 문제점을 인식하는 것을 포함한다. 이들 디바이스의 일부 제조 기술, 특히 단일 폴리실리콘 제조 프로세스에서는 바이폴라 디바이스 베이스 직접 및/또는 PMOS 게이트 영역의 측벽에 스페이서 층(spacer layer)을 사용하고 있다. 기존의 제조 기술에서는 스페이스를 형성하기 위해 도핑되지 않는 산화물을 열성장시키거나 또는 데포지트시키는 방법이 사용되어 왔다. 이 방법에서는 산화층 아래에 필요한 도핑 레벨을 제공하기 위하여 주입법(implant)을 필요로 한다. 기존 기술에서는 스페이서 아래에 도핑 영역을 낮게, 많이 제조하는 것이 어려웠다.
본 발명에 의하면 바이폴라 트랜지스터 또는 전계 효과 트랜지스터의 트랜지스터 디바이스를 하나의 기판 위에 폴리실리콘 영역을 데포지트시키는 방법을 사용하여 만들 수 있다. 스페이서 물질에는 폴리실리콘 영역의 측벽이 준비되어 있다. 본 발명에서는, 최소한의 일부 측벽 스페이서에 대한 스페이서 물질로서 보로실리케이트 유리 (BSG)를 사용한다. 이 측벽 스페이서 물질은 낮은 p+ 도핑 접합 형성을 위하여 붕소를 인접 기판 물질에 주입시키는데에도 사용된다.
바이폴라 디바이스 장치에서는 스페이서는 규소화된 외인성 베이스 영역으로부터 에미터 폴리실리콘 접점을 분리시키는 데에도 사용된다. 외인성 베이스가 이온 주입법(ion implantation)을 사용하여 형성된 경우에는 후속 열주기(subsetquent thermal cycles)동안에 산화층으로 붕소가 분리되어 들어가기 때문에 표면 농도가 바람직하지 않게 낮다는 것이 알려졌다. 이렇게 표면 농도가 낮으면 전계의 감소를 가져오게 되고, 에미터에 의해 주입되는 전자 전류를 제한하게 된다. 더우기, 스페이서가 감소함에 따라 주입된 전류의 상당 부분이 규소화된 외인성 영역에서 재결함으로써, 전류 이득의 감소를 초래한다.
채널링(channeling)을 방지하기 위해서는 외인성 베이스 주입은 축으로부터 최소한 7도 떨어지게 수행하여야 한다. 이러한 차축(off-axis) 주입으로 인하여 음영 효과(shadow effect)가 야기되는데, 이것은 외인성 베티스 영역위에 위치한 에미터 접점에 의해 음영(shadow)이 생기기 때문이다. 서브마이크론 단위에서는, 에미터 폴리실리콘의 음영 효과는 진성 및 외인성 베이스 영역 사이의 연결이 빈약하게 되는 원인이 된다. 빈약한 연결 상태가 발생한다. 이러한 상태는 폴리실리콘의 패턴을 뜨는데 사용되는 저항이 외인성 베이스 주입에 대한 주입 마스크(implant mask)로 작용되도록 하기 위하여 잔류되는 경우에는 더욱 심각하게 나타난다.
단일 폴리실리콘 바이폴라 프로세스에서의 외인성 베이스 영역은 베이스 저항을 최소화하기 위하여 낮은 면저항(sheet resistance)을 가져야 할 뿐만 아니라, 베이스-콜렉터 커패시턴스를 최소화하기 위하여 낮은 접합(shallow junetion)을 가져야 한다. 이온 주입법, 특히 붕소 주입법을 사용하는 경우에는 이러한 두가지 조건을 동시에 충족시키는 것이 어렵다.
PMOS 디바이스에도 그 성능을 최대화하기 위해서는, 소스와 드레인 영역을 낮게, 많이 도핑되도록 할 것이 요구된다. 이러한 조건들이 붕소 주입법을 사용할 때에 주입과 열 예산(thermal budget)에 심각한 제한을 가하게 된다.
요약하면, 산화물 측벽을 사용하고 전적으로 이온-주입에만 의존하는 기존 장치에서는 전류 이득의 감소, 진성 및 외인성 베이스 영역 사이의 감소, 진성 및 외인성 베이스 영역 사이의 빈약한 연결, 면저항을 충족시키는데 있어서의 어려움, 바이폴라 디바이스에서 접합을 낮게 유지하는데 있어서의 어려움, 그리고 PMOS 디바이스에서의 소스와 드레인을 낮게 많이 도핑하는데 있어서의 어려움 등을 감수하여야 한다.
본 발명은 특정한 적용에만 제한되지 않으나 자체-정렬 외인성 베이스 영역과 자체-정렬 실리사이드 프로세스를 사용하여 단일 폴리실리콘 바이폴라 트랜지스터와 접속하는데에 특히 유용하다. 이러한 프로세스는 PMOS 디바이스의 제조에도 적용할 있다.
개선된 바이폴라 디바이스와 개선된 PMOS 디바이스를 하나의 BiCMOS 로 통합시키는 기술과 그 제조 방법이 공개되었다. 본 발명으로 디바이스의 성능은 향상되며, 크기는 감소할 뿐만 아니라, 보다 간단하고 경제적으로 제조할 수 있다. 여기에 공개된 디바이스는 예를 들어, 고성능 에미터 결합 논리(ECL) 표준 셀 설계, 메모리 셀, 매립된 메모리(embedded memory)를 사용한 게이트 어레이 설계 등에 이용될 수 있다.
한 구체 예로써, 먼저 기판 부분을 도핑시켜서 매몰층을 형성한 다음에 상기 매몰층 구역내의 기판 표면상에 폴리실리콘을 데포지트시키므로써 본 발명 을 실시할 수 있다. 캡 산화물층(cap axide layer)을 폴리실리콘 상에 형성하고, 매몰층 부분에 인접하여 베이스 영역을 형성하도록 폴리실리콘 부분이 주입된다. 폴리실리콘의 다른 부분은 에미터 접점을 형성하도록 주입된다. 캡 산화물층과 폴리실리콘 부분 위에는 질화물층이 형성된다. 캡 산화물층과 질화물충은 에미터 접점으로부터 베이스 부분을 분리시켜 내기 위하여 에칭된다. 그렇게 하므로써, 에미터 접점에 측벽이 생성된다. 보로실리케이트층이 데포지트된다. 기판은 가열시 켜서 보로실리게이트 유리로부터 기판의 인접 부분으로 불순물이 확산되게 하여 p+ 접합이 형성되게 한다. 이때 바람직한 것은 기판을 마스킹하고 에칭시키므로써 측벽에 보로실리게이트 유리 스페이서를 생성하는 것이다.
본 발명의 또 다른 한 구체 예로서는, 매몰층을 형성시키기 위하여 기판을 도핑하고 폴리실리콘을 기판 표면상에 데포지트시키는 방법이 있다. 이 방법에서는 폴리실리콘상에 캡 산화층물이 형성되고, 폴리실리콘 부분은 매몰층 부분에 인접하게 게이트 영역을 형성하기 위하여 주입된다. 폴리실리콘의 다른 부분은 웰 탭(well tap)을 형성하기 위해 주입된다. 캡 산화물층 위에는 질화물층이 형성된다. 폴리실리콘 부분, 캡 산화물층 및 질화물층은 게이트 영역을 웰 탭으로부터 분리시키기 위하여 에칭시키므로써, 게이트 영역에 측벽을 생성하게 된다. 보로실리케이트 유리층은 데포지트되며, 기판은 가열시켜서 보로실리케이트 유리로부터 기판의 인접 부분으로 불순물이 확산되게 한다. 이때, 바람직한 것은 기판을 에칭 시키므로써 측벽에 보로실리케이트 유리 스페이서를 생성하는 것이다.
이하, 본 발명을 첨부 도면을 참조하여 본 발명의 특성과 잇점에 대해 보다 상세히 기술한다.
본 발명의 바람직한 실시 예를 I. 서언 II. BiCMOS 디바이스의 제조 순서 III. 디바이스 성능의 순서로 기술한다.
I. 서언
제1도는 본 발명의 한 구체 예로써 형성된 바이폴라 트랜지스터와 PMOS 디바이스를 포함하는 BICMOS 디바이스에 대한 도면이다. 이 디바이스는 동일 기판(10)에 한개의 바이폴라 트랜지스터(2)(제1도의 구체예에서 NPN 트랜지스터), 한개의 n-채널 MOSFET(PMOS 트랜지스터)(4)와 한개의 P-채널 MOSFET(PMOS 트랜지스터)(6)를 포함하고 있다. 이의 바람직한 것은 기판(10)이 단일-결정체(10a)와 한개의 에피텍셜층(epitaxial layer)(11)을 포함하는 것이다. NMOS 트랜지스터(4)와 PMOS 트랜지스터(6)는 적절히 연결되어 CMOS 구조(8)를 이루고 있다. 이러한 일련의 디바이스들이 하나의 기판(10)위에 제조되어 있다. 제1도의 구체 예에서의 기판은 p형 기판으로서 약 1
Figure kpo00002
1013
Figure kpo00003
1
Figure kpo00004
1016(이의 바람직한 값은 2
Figure kpo00005
1014
Figure kpo00006
3
Figure kpo00007
1015/㎤이다)의 도팬트 농도를 갖는다. 잘 알려진 기술을 사용하여 원하는 두께의 감소 압력 n형 에피택셜 실리콘층(11)이 단 결정체의 상부에서 성장되며 상기 디바이스는 에피택셜 층에서 제조된다.
대부분의 실시예에서, NMOS 트랜지스터(4)는 p+터브(p+tub) 또는 P 웰(p well)(12)에 형성되며 또한 PMOS 트랜지스터(6)는 n+터브(n+tub) 또는 n 웰(n well)(14)에 형성된다. 바람직한 실시 예에서는 n 웰(n well)(14)이 약 3
Figure kpo00008
1016
Figure kpo00009
2
Figure kpo00010
1019/㎤의 농도(이의 바람직한 값은 약 2
Figure kpo00011
1016
Figure kpo00012
5
Figure kpo00013
1016/㎤)로써 완만하게 도핑된다. p 웰(p well)(12)은 본 발명의 범위를 벗어나지 않고도 넓은 범위의 도팬트 농도가 사용될 수 있으나, 약 1
Figure kpo00014
1016-1
Figure kpo00015
1018사이의 농도로 완만히 도핑되며, 이때 바람직한 범위는 약 10
Figure kpo00016
1017-7
Figure kpo00017
1017/㎤이다.
웰(12, 14)은 상보적인 도체 디바이스가 단일 기판위에 형성될 수 있게 해준다.
NPN 트랜지스터(2)는 두껍게 도핑된 매몰층(16)과 콜렉터 싱크(collector sink)(17)를 가지고 있는데, 이들은 함께, 콜렉터 접점(collector contact)(20)과 P형 베이스(18) 아래의 콜렉터(16a) 사이의 저저항 접속 영역을 제공한다. 바람직한 구체 예에서, 매몰층(16)과 싱크(17)는 약 1
Figure kpo00018
1017
Figure kpo00019
1
Figure kpo00020
1020의 농도로 도핑되며(이의 바람직한 범위는 약 5
Figure kpo00021
1018
Figure kpo00022
1
Figure kpo00023
1020/㎤)이다. 콜렉터(16a)는 베이스 영역(18)과 매몰층(16) 사이에 형성된 얇게 도핑된 n형 콜렉터이다. 에미터 영역(27a)은 에미터 접점(27)을 기층으로 하는 에피텍셜 층으로 확산된다.
NMOS와 PMOS 디바이스의 형성에는 기판의 특정 부분에 도핑하는 것을 포함한다. NMOS 디바이스(4)에서의 영역(20a, 20b)은 소스와 드레인 영역을 형성케 하기 위하여 n형으로 도핑된다. PMOS 디바이스(6)에서의 영역(20c, 20b)은 소스와 드레인 영역을 형성케 하기 위하여 P형 도핑된다.
잘 알려져 있는 P+채널 스톱(19)을 NPN 트랜지스터와 인접 디바이스 사이에 장치시키므로써 매몰층(16)을 인접 디바이스와 연결되도록 하게 하는 얇게 도핑된 기판의 단락 회로 반전을 방지시킨다. NMOS 트랜지스터(4)와 PMOS 트랜지스터(6) 사이, 싱크(17)와 베이스(18) 사이, NPN과 NMOS 트랜지스터 사이, 그리고 제1도의 트랜지스터들과 인접 트랜지스터들 사이에는 산화 절연 영역(22a, 22b, 22c, 22d 및 22e) 각각을 두는데, 이의 대표적인 것으로서 디바이스 절연용 SiO2이다. 구조물의 상단에서 보게 되면, 이들 산화 절연 영역들이 서로 연결되어 활성 디바이스 주위로 환상띠(annularhands)를 형성한다.
디바이스의 표면을 따라서 데포지트된 다결정 실리콘(폴리실리콘)의 단일층으로부터 형성되는 것들로는 저항(24), p+베이스 접점(26), 26의 부분으로서 저항(24)의 단자 접점으로도 기능하는(26), 에미터 접점(27), n+콜렉터 접점(20), NMOS 소스 접점(28), NMOS 게이트(30), NMOS/PMOS 드레인 접점(32), PMOS 게이트(34) 및 PMOS 소스 접점(36)이 있다. 얇은 게이트 산 화물층(38),(40)은 NMOS 및 PMOS 트랜지스터 게이트 아래에 형성되고, 측벽 스페이서(42'),(42)은 NMOS 및 PMOS 게이트의 측면에 형성된다. 바람직하기는 이때 최소한의 PMOS 게이트의 측벽 스페이서(42)가 보로실리케이트 유리로 형성되는 것이다. BSG 측벽 스페이서(44)도 바이폴라 에미터(27)의 측벽에 형성된다.
바람직한 구체 예에서는 NMOS 게이트(30)가 두껍게 도핑된 n+폴리실리콘으로 형성되는 반면에, PMOS 게이트(34)는 n+또는 P+폴리실리콘으로부터 형성된다. PMOS 게이트(34)에서는 N이 바람직한데, 이는 n+가 매몰 채널 디바이스를 형성하는 반면에, P+는 표면 채널 디바이스를 형성하기 때문이다.
고융점 금속 실리사이드 접점(46a, 46b)은 P+바이폴라 트랜지스터 베이스 접점(26, 26)위에 형성된다. 이 실리사이드 접점은 베이스 접점 측벽으로부터 에미터(27)의 측벽 스페이서(44)까지의 베이스 영역(18)의 표면뿐만 아니라, 베이스 접점의 상부와 측벽까지 포함한다. 별도의 실리사이드 접점(48)은 측벽 스페이서 영역(44) 사이의 에미터(27)의 상부를 따라 형성된다. 여기에 나타낸 고융점 금속 접점이 베이스 접점의 저항성을 감소시키게 되며, 바로 그때문에 이 디바이스의 속도를 증가시키게 된다. 실리사이드(54e)는 저항기(24)의 원단 접점(far end contact)위에 위치해 있다. 산화물층(24a)은 저항기(24)의 중앙부 위에 위치해 있으므로 해서, 그렇지 않을 경우에는 저항기 24의 저항을 떨어뜨릴 수도 있는, 실리사이드의 형성을 방지한다.
마찬가지로, 실리사이드 접점은 콜렉터 접점(20), NMOS 소스 접점(28), NMOS 게이트(30), NMOS/PMOS 드레인 접점(32), PMOS 게이트(34), 및 PMOS 드레인 접점(36)을 형성하고 있다. 에미터(27)의 접점과 마찬가지로, NMOS와 PMOS 게이트의 실리사이드 접점(50, 52)은 각각 측벽 스페이서로부터 측벽 스페이서(42, 42')까지만 확장된다. 역으로, NMOS와 PMOS 트랜지스터의 실리사이드 접점(54a, 54b, 54c 및 54d)은 폴리실리콘 접점의 측벽을 포함하며, 또한 소스/드레인의 수평부분을 따라 게이트(30, 40)의 측벽 산화물(42'),(42)까지 확장된다. 콜렉터 접점(20)의 실리사이드(55)는 필드 산화 영역(field oxide regions)(22b, 22c)의 아래에 있는 접점의 측벽뿐만 아니라, 콜렉터 접점(20) 의 상부 표면까지 포함한다. 뿐만 아니라, 이 구조는 두꺼운(0.8
Figure kpo00024
1.3㎛, 바람직하게는 약 1.0㎛) 산화물층(56)을 포함하므로써 디바이스가 금속층(58)으로부터 절연되게 하므로 상호접속용으로 사용된다.
II. BICMOS 디바이스의 제조 순서
제2(a)부터 2(m)도는 제1도에 나타낸 BICMOS 디바이스의 바이폴라 트랜지스터 부분의 제조 단계를 보여준다. 특히 제2도는 제조의 첫번째 단계에서의 디바이스의 단면도를 보여 주고 있다. 이 단계에 도달하기 위해, 단결정체(10a) 는 비소, 안티몬 등과 같은 NPN 매몰층(16) 및 n+웰(14)을 동시에 형성하도록 마스킹(masking)되었다. 영역(14, 16)의 형성을 위하여 사용된 주입 에너지(implant energy)는 약 100200keV정도이며 바람직한 범위는 약 70
Figure kpo00026
80keV이고, 이때 영역(14, 16)의 도팬트 농도는 약 5
Figure kpo00027
1017
Figure kpo00028
2
Figure kpo00029
1020원자/㎤이고 바람직 한 범위는 약 1
Figure kpo00030
1019-1
Figure kpo00031
1020/cm3이다.
n+영역(14, 16)이 형성된 다음에, 이 디바이스는 P+채널 스톱(19)과 NMOS 웰(12)을 동시에 형성하기 위하여 마스킹된다. 이 영역(19, 12)의 형성 에 사용된 주입 에너지는 약 100
Figure kpo00032
200keV 정도이며 바람직한 범위는 약 50
Figure kpo00033
150keV이고, 이때 p+매몰층의 도팬트 농도는 1
Figure kpo00034
10l7-1
Figure kpo00035
1018/㎤이다. 바람직한 p+영역은 붕소(boron)로 도핑(doping)된다.
그 다음에는 매몰층/채널 스톱 마스크가 제거되고, 약 1.1㎛의 두께를 갖는 n형으로 도핑된 에피택셜 실리콘층(11)이 단결정체(10a)의 표면을 따라 성장된다. 샌드위치형으로 된 산화물층과 질화물층을 데포지트시킨 후에는, 산화물 영역(22a, 22b, 22c 및 22d)을 정하기 위하여 표면에 포토레지스트(photoresist) 마스크가 형성된다. 이때 산화물 영역은 수정된 측벽 마스크 분리법(SWAMI)을 사용하여 형성된다. 이 SWAMI법은 본 명세서에 참조된 IEEE Transactions on Electron Devices vol. ED-29, No.4, April 1982, pp.536-540에 친(chin) 등이 기술한 내용에 기술되어 있다. 몇몇 구체 예에서, 상기 방법은 본 명세서에 참조된 게류중인 출원(attorney docket number 8332-237)에 기술된 바와 같이 수정되었다. 그 다음에는 필요한 필드 산화층을 성장시키기 위하여 기판이 고압력 산화 분위기하에서 산화된다.
그 다음에는, 약 250
Figure kpo00036
의 두께로 성장된 스크린 산화물층이 싱크 영역(17)만을 노출시키도록 기판의 표면상에 형성되고 마스크가 형성된다. 싱크 주입(sink implant)은 도팬트로서 인을 사용하여 약 1
Figure kpo00037
1014
Figure kpo00038
1
Figure kpo00039
1016/㎤사이의 도우즈를 갖는 약 100-190keV의 주입 에너지를 사용하여 수행된다. 싱크 영역(17)에서 상기 결과 도팬트 농도는 약 1
Figure kpo00040
1019-1
Figure kpo00041
1020/㎤이다. 다음에는, 싱크 마스크(sink mask)가 제거되고, PMOS 트랜지스터의 웰과 채널 영역을 도팬트로서 인을 사용하여 약 2
Figure kpo00042
1016-5
Figure kpo00043
1016/㎤ 사이의 농도로 도핑시키기 위해 별도의 마스크/이온 주입이 실행된다. 바람직한 구체 예에서 이 PMOS 웰에 사용되는 주입 에너지는 약 50-150keV이며, 이의 바람직한 값은 50-10keV이다. n-웰의 채널 영역에서의 상기 결과 순 도팬트 농도는 2
Figure kpo00044
1016-5
Figure kpo00045
1016/㎤이다. 그 다음에는 싱크와 n-웰은 질소의 일반적인 열 주기에 따라 가열함으로써 어닐링되고 드라이브-인 된다.
그 이후에, NMOS와 PMOS 트랜지스터 영역만이 노출되도록 기판의 표면에 마스크가 형성된다. 이 마스크는 제2(b)도에 나타낸 바와 같은 임계 전압 주입(threshold voltage implant)(23)를 위해 사용된다. 이 주입은, 필요에 따라, NMOS와 PMOS 트랜지스터의 임계 전압을 일반적으로 0.6
Figure kpo00046
1.0 사이로 조정하는 데 사용된다. 바람직한 구체예에서의 임계 전압 주입은 약 1
Figure kpo00047
1013-5
Figure kpo00048
1013/㎤ 정도의 붕소를 주입하는 것으로서, 이의 바람직한 값으로는 50keV이다. 이 임계 전압 주입은 NMOS 트랜치스터의 임계를 설정하고, 반면에 붕소와 P-웰로부터 상부까지 확산된 P+는 NMOS 트랜지스터의 임계 전압을 설정한다. n-웰 주입과 연계된 임계 전압 주입은 PMOS 임계 전압을 설정한다. 바람직한 구체 예에서의 임계 전압 주입은 궁극적으로 트랜지스터에 NMOS에 대해서는 0.75士0.1볼트 그리고 PMOS 트랜지스터에 대해서는 -0.85士0.1볼트의 임계 전압을 제공한다.
다음으로 제2(c)도를 보면, 스크린 산화물이 띠형태를 띄고 있고, 얇은 게이트 산화물층(135
Figure kpo00049
165
Figure kpo00050
정도의 두께)(59)이 기존의 잘 알려져 있는 기술을 사용하여 성장된다. 다음으로, 얇은 폴리실리콘층(400
Figure kpo00051
600
Figure kpo00052
정도)(60)이 얇은 게이트 산화물충 위에 데포지트되고, 다음에 마스크(62)가 여러 층을 형성하여 NMOS와 PMOS 게이트를 정한다. 그 다음에는 플라즈마 에칭법(plasma etching) 을 사용하여 기판으로부터 NMOS와 PMOS 게이트 상부를 제외한, 모든 부분에서 원하지 않는 폴리(poly)를 제거한다. 다음에, 습식 에칭법(wet etching)을 사용하여 기층 산화물을 제거한다. 얇은 폴리층으로 게이트 산화물을 보호하므로써, MOS 게이트로 하여금 포토레지스트에 직접 노출되지 않게 하여 해를 입지 않도록 한다.
제2(d)도는 프로세스 단계의 다음 단계를 나타낸다. 두께가 약 1,000
Figure kpo00053
4, 000
Figure kpo00054
이고, 바람직한 두께가 약 3,200
Figure kpo00055
인 다른 진성 폴리실콘층(64)이 기판의 표면에 데포지트되어 있으며, 캡 산화물층(cap oxide layer)(66)은 폴리실리콘층(64)의 열 산화(thermal oxidation)에 의해 형성된다. 그 다음에는 디바이스를 포토레지스트로 마스킹하여 최소한 바이폴라 트랜지스터의 베이스 영역과 저항기의 얇게 도핑된 영역을 노출시킨다. 몇몇 구체 예에서는, NMOS와 PMOS 트랜지스터 영역만이 마스킹을 통하여 보호된다. 다음으로는 베이스 주입을 수행한 후 가열시킨다. 바람직한 실시 예에서는 이때의 베이스 주입에 약 30
Figure kpo00056
100keV의 에너지를 사용하여 이때 바람직한 값은 약 30
Figure kpo00057
50keV이다. 이때 주입되는 바람직한 도팬트 농도는 3
Figure kpo00058
1013-8
Figure kpo00059
1013/㎤이다. 바람직한 구체 예에서는 이때의 가열을 950
Figure kpo00060
의 온도로 45분간 실시하여, 그 결과 p- 베이스 영역은 약 1
Figure kpo00061
1018-1
Figure kpo00062
10l9/㎤의 도팬트 농도로 약 1,000
Figure kpo00063
2,000
Figure kpo00064
의 두께를 가지며, 이때 바람직한 도팬트 농도는 약 5
Figure kpo00065
1018/㎤이다.
다음에 제2(e)도에 나타낸 바와 같이 영역(70a, 70b, 70c 및 70d)을 노출시키도록 형성되어 있는 마스크는 결국 저항기, 베이스 접점, PMOS 소스/드레인 접점, 및 웰 탭 접점 부분이 된다. 상기 영역은 붕소를 사용하여 약 1
Figure kpo00066
1019-1
Figure kpo00067
1020/㎤의 농도로 P+도핑되는 것이 바람직하며, 이때 바람직한 도팬트 농도는 6
Figure kpo00068
1019/㎤이다. P+마스크가 제거된 다음에는 다른 마스크가 디바이스의 표면에 형성되어 영역(68a, 68b 및 68c)을 노출시키게 되고, 이들은 결국 바이폴라 에미터, 바이폴라 콜렉터 접점, NMOS 소스/드레인 접점, 및 웰 탭 접점으로 사용된다. 영역(68)은 약 1
Figure kpo00069
1019-1
Figure kpo00070
1020/㎤ 농도의 약 100keV의 에너지로 비소 주입을 사용하여 n+로 도핑된다. 상기 내용과 같이, PMOS 게이트는 n+또는 P+가 되며, 따라서 n+또는 P+마스크에 포함된다.
제2(f)도에 나타낸 바와 같이, 질화물층(80)은 1,000
Figure kpo00071
1,200
Figure kpo00072
의 두께를 가지며, 폴리실리콘 패턴의 상부로 붕소가 확산되는 것을 방지하기 위하여 데포지트된다. 다음에 폴리실리콘층(64)은 900
Figure kpo00073
의 온도로 약 15분간 가열된다.
다음에는, 마스크가 질화물층(80)의 표면에 형성되어 바이폴라 및 MOS 폴리실리콘 접점과 MOS 게이트를 정한다. 다음에는 화학적인 건식 염소에칭법을 사용하여 에미터(27)와 베이스(26) 사이에 있는 영역의 질화물과 폴리실리콘을 제거한다. 다음에, 외인성(도핑되지 않은) 산화물(81a, 81b, 81c, 및 81d)이 노출된 베이스의 측벽과 에미터(26, 26', 27) 위에 데포지트되거나 또는 성장된 다음에, 화학적 이등방성 플라즈마 에칭법을 사용하여 외인성 베이스 산화물 에칭하여 제2(g)도에 나타낸 바와 같은 구조를 생성시킨다.
다음으로, 보로실리케이트 유리(BSG)층은 제2(h)도에 나타낸 것처럼 에미터와 베이스 측벽에 데포지트된다. BSG를 PMOS 게이트 측벽에 데포지트하는 경우 바이폴라 디바이스의 측벽 BSG 데포지션과 동시에 하는 것이 바람직하다. BSG 스페이서(82)의 두께는 1000
Figure kpo00074
2000
Figure kpo00075
이 바람직하다. BSG 스페이서(82)의 데포지션은 화학적 증발 데포지션후 이온 반응 에칭법(RIE)을 포함하여 잘 알려진 여러가지의 측벽 데포지션 기술을 사용할 수 있다. BSG층(82)의 붕소량은 1
Figure kpo00076
6중량 퍼센트이고, 바람직한 것은 약 3중량 퍼센트이다.
다음에 이 구조체는 900
Figure kpo00077
의 온도로 약 30분간 가열하여 열 순환시켜야 한다. 이 열 순환은 BSG층으로부터 BSG층의 바로 아래로 붕소를 이동되게 하므로써 제2(h)도에 나타낸 구조를 구조를 생성할 때에 BSG 아래에 P+접합(84)을 형성한다. 실리사이드 제거 마스크(86)는 폴리실리콘 영역위의 디바이스상에 형성되며, 이 영역에는 실리사이드의 형성이 필요없다(저항기의 중심 부분 위등). 다음에는 산화물층과 질화물층이 에칭되어 제2(i)도에 나타낸 구조를 생성한다.
다음에는 다른 마스크(88)가 디바이스 위에 형성되어 바이폴라 에미터 상의 측벽 스페이서, 바람직하게는 NMOS와 PMOS 트랜지스터의 게이트 상의 측벽 스페이서를 보호해 준다. 이 디바이스는 제2(j)도에 나타낸 구조를 생성할 때에, 노출된 폴리실리콘의 측벽으로부터 BSG와 산화물을 제거하기 위해 약 1분간 BOE 등을 사용하여 에칭시킨다. 저항 금속(88) 띠 형태로 되어 있으며, 최종적인 가열을 약 1050
Figure kpo00078
의 온도로 약 20초간 실시한다.
다음으로, 티타늄, 몰리브덴, 탄탈, 텅스텐 등과 같은 고융점 금속층을 제2(k)도에 나타낸 바와 같이 디바이스 표면에 데포지트시킨다. 이미 잘 알려져 있는 기술을 사용하여, 데포지트된 금속이 폴리실리콘에 접촉되어 있는 영역에 금속 실리사이드를 형성시키기 위하여, 이 층을 가열한다. 다음에 미반응 상태의 남아 있는 금속은, 제2(l)도에 나타낸 바와 같이 구조는 남기고, 디바이스에서 에칭시켜서 제거시킨다. 이 실리사이드 반응은 두 단계로 이루어지는 것이 좋다. 제일 처음에 데포지트시킨 티타늄은 인접층에 접촉시킨 실리사이드의 최초의 양을 형성시키는 데 필요한 시간동안 인접 폴리실리론과 반응된다. 미반응 상태의 티타늄, 즉 원리 적으로는 측벽에 접촉되어 있는 티타늄, 은 H2O2와 NH2O3등을 사용하여 제거시킨다. 티타늄과 인접 폴리실리콘, 그리고 에피택셜 실리콘 사이의 반응이 완성되도록 하기 위하여, 두번째의 실리사이드 반응을 유도하도록 이 디바이스를 다시 가열시킨다. 이 반응은 설명한 바와 같이 두 단계로 유도된다. 왜냐하면, 단일 단계 또는 펄스에 의한 티타늄 반응은 티타늄이 측벽 산화물층과 원하지 않는 반응을 할 수도 있기 때문이다.
제2(m)도는 제조시에 다음 단계를 나타내는데, 이 단계에서는 산화물층(56)이 데포지트된 후 거기에 접점 홀(contact hall)(96)을 형성하기 위하여 마스킹된다. 제1도에 나타낸 디바이스를 실현키 위해서는 금속을 디바이스의 표면에 데포지트시킨 후에, 그것을 마스킹하고, 특정 영역을 에칭시킨다.
III. 디바이스 성능
BSG 소스로부터 얻은 도핑 프로파일(doping profiles)을 정하기 위하여 여러번의 열주기(thermal cycles)가 지난 후에 여러 차례의 시험을 행하였다. 표 1은 여러 차례 행해진 시험에서 시도된 프로세스를 표시한 것이다. 표 1에는 필름의 두께, 가열의 유형, 2차 가열 실시 여부, 산화물이 1차 가열과 2차 가열 사이에 띠 형태로 되었는지 여부(실리사이드 외인성 베이스 영역 아래의 프로파일을 정하기 위하여), 각 가열 후의 일부 표본용의 시트 RHO, 및 접합의 깊이가 포함되어 있다. 최종의 가열 주기를 BSG 데포지션 전과 후의 두 단계로 나누어 보면 외인성 베이스 확산의 깊이를 원하는 값으로 조정할 수 있다. 실제의 생성 프로세스를 고찰한 바, 최종 가열 주기를 보다 더 근사하게 시뮬레이트하기 위해서 가열 유형 1에 습식 산화 단계를 생략하였다. 그렇게 하므로써, 표에 몇개의 표본을 나타낸 바와 같이, 가열 유형 1을 2번 시행하는 것은 디바이스 제조에 의도한 최종 산화 가열(oxidation anneal) 주기와 근사하게 동일하였다.
표 1에 나타낸 6개의 표본은 도팬트 프로파일을 정하기 위하여 분석한 것으로서, 그 분석 결과는 나타냈으며, 제4(a)로부터 4(f)도에 나타냈으며, 이는 표 1의 마지막 열에 표시해 놓았다. 제4(d)도에 나타낸 것을 제외한 모든 경우에 있어서, 표면의 농도는 약 1
Figure kpo00079
1019/cm3로, 이는 현재사용되는 프로세스를 시뮬레이트하는 경우의 1
Figure kpo00080
1018보다 높다. 제1회 가열시와 2회째 가열사이에 제거된 산화물을 갖는 표본들은, 스페이서 아래의 표면 농도를 갖는 경향이 있으며, 이 농도는 상기 산화물이 제거되지 않은 때보다 높다. 제4(b)도에 나타낸 표본은 BSG가 열주기 사이에 제거되지 않았더라도 첨두치 이하의 표면 농도를 갖는데, 이는 필름(film) 내의 붕소 농도가 산화물/실리콘 인터페이스에 가깝게 감소된다는 것을 나타낸다. 제4(f)도에 나타낸 표본은 상당히 두꺼운 BSG 필름을 가지지만 이러한 효과가 나타나지 않는다. 데포지트시킨 BSG에서의 붕소 농도는 5
Figure kpo00081
6%로 측정되게 된다.
제4도는 대표적인 표본에 대한 산화물이 두께를 나타낸 맵(map)이다. 제4도는 3413.3
Figure kpo00082
의 평균 두께의 백분율 편차를 나타낸점 등고선도이다. 시험에서의 표준 편차는 151.13
Figure kpo00083
이었다. 이의 최소값은 2993.6
Figure kpo00084
이었고, 최대값은 3569.1
Figure kpo00085
이었다. 웨이퍼의 직경은 100mm이고, 시험 직경은 91.44mm이었다.
제5도는 제4도에 대한 면저항의 등고선도이다. 제5도에서 굵은 선 200은 152.1
Figure kpo00086
/10-12의 평균값의 등고선도를 나타낸다. 다른 나머지 등고선들은 이 평균값에 대한 백분율편차를 1% 간격으로 나타낸 것이다. 평균값 등고선 200의 외부 값들은 평균값을 넘는 영역들을 보여 주고 있으며, 평균 등고선 200의 내부선들은 평균값에 미달하는 영역들을 보여 준다.
비록 면저항의 편차가 대단히 크다 하더라도 대부분의 편차는 웨이퍼의 주변에서 발생하고 있는데, 이것은 BSG 필름의 두께 편차와 동일하다. BSG 필름 두께의 면저항의 상호 존속성은 동일한 열처리에 대해 낮은 면저항을 갖는 표 1에서의 두꺼운 산화물 표본을 관찰해 보아도 알 수 있다.
이상에서 본 바와 같이, BSG 소스로부터의 확산을 통하여 원하는 범위의 접합 깊이(0.15-0.3미크론)와 1
Figure kpo00087
1019/cm3을 초과하는 농도를 갖는 낮은 저항(200
Figure kpo00088
300
Figure kpo00089
/10-12mm)을 갖게 할 수 있다.
[표 1]
Figure kpo00090
이상 설명한 바와 같이 본 발명은 여러가지 잇점이 있다. 스페이서(spacer)는 보로실리케이트 유리로 형성되기 때문에, 고체 용응 한계점 또는 근방에서 표면 처리시에 후속적인 열처리 기간동안 확산 항원으로 작용한다. 표면의 농도는 통상적인 프로세스에서보다 1
Figure kpo00091
2배 높게 얻어진다. BSG 데포지션은 등각이기 때문에, 음영 효과(shadowing effect)는 없다. 그리고, P+ 영역의 진성 트랜지스터 영역으로 침식되는 양은 도핑되지 않은 산화물 스페이서의 두께와 후속 열주기에 의해 정밀하게 조절될 수 있다. 표면 농도가 높으므로, P+ 도핑 영역은 저항성이 매우 낮다. 접합의 깊이는 BSG 데포지션 후의 예열에 의해서만 조절되며, 특히 급속 열처리 방식을 사용하는 경우에 접합의 깊이가 매우 얕아진다. 따라서 낮은 저항성을 가지면서, 얕은 깊이로, P+ 형 도핑 접합이 형성된다.
단, 이상과 같은 설명이 이해를 위한 것인지, 제한을 가하기 위한 것은 아니라는 것을 밝힌다. 본 설명 내용을 검토하므로써, 기술적으로 본 건 발명에 대한 여러가지의 변형이 파생될 수 있다는 것을 알 수 있다. 단순한 예를 통하여 여기에서 나타낸 디바이스의 특정 영역을 p형 또는 n형으로 나타냈으나, 기 술적으로 n형 및 p형 도팬트의 역할이 여러 목적상 신속히 역전될 수 있다는 것 은 명백하다. 뿐만 아니라, 본 발명에서는 일부 경우에 있어서의 특정한 도팬트 농도에 관하여 설명하였으나, 여기에서 설명한 발명의 범위를 벗어나지 않고도 여기에 설명한 디바이스의 여러 특징들을 위하여 광범위한 도팬트 농도를 사용할 수 있다는 것이 명백하다. 더우기, 본 건 발명이 주로 BICMOS 디바이스에 관하여 설명하였으나 본 건 발명의 다양한 측면을 바이폴라 트랜지스터, MOSFETS, 또는 기타의 절연 장치의 제조에 적용할 수 있다. 따라서, 본 발명의 범위는 본 발명에 국한하지 않고, 그것의 전체 범위를 정의하고 있는 첨부된 청구 범위에 의하여 정하여져야 할 것이다.

Claims (6)

  1. 바이폴라 트랜지스터내에 외인성 때이스 영역을 형성하는 방법에 있어서 , 기판내에 진성 베이스 영역을 형성하는 단계; 각각의 폴리실리콘 영역이 최소한 제1측벽 부분을 지니는 복수 개의 폴리실리콘 영역을 상기 기판의 표면상에 제공하는 단계로서, 상기 폴리실리콘 영역들 중 하나의 폴리실리콘 영역이 상기 진성 베이스 영역상에 배치된 에미터 접점을 포함하고 다른 하나의 폴리실리콘 영역이 상기 에미터 접점으로부터 이격 배치된 베이스 접점을 포함하는, 복수 개의 폴리실리콘 영역을 제공하는 단계; 상기 진성 베이스 영역과 동일한 도전 형태로 상기 베이스 접점을 도핑하는 단계 ; 최소한 상기 에미터 접점상에 보로실리케이트 유리 층을 데포지트하는 단계; 상기 베이스 접점의 측벽에 향하는 상기 에미터 접점의 측벽에 인접하여 보로실리케이트 유리 측벽 스페이서를 제공하도록 상기 보로실리케이트 유리층 중 선택된 부분들을 애칭하는 단계로서 , 상기 베이스 측벽과 상기 측벽 스패이서 사이에는 갭( gap )이 존재하는 에칭 단계; 상기 폴리실리콘 베이스 집점 및 상기 보로실리게이트 유리 스페이서로부터 도팬트를 확산시켜 링크 주입(link implant )없이 상기 외인성 베이스를 형성하도록 상기 데포지션 및 에칭 단계 다음에 상기 기판, 폴리실리콘 베이스 접점 및 측벽 스페이서를 어닐링하는 단계로서, 상기 보로실리케이트 유리 스페이서로 부터의 도팬트의 거의 모든 확산이 상기 에칭 단계 다음에 발생하는 어닐링 단계를 포함하는 바이폴라 트랜지스터내의 외인성 베이스 영역 형성 방법.
  2. 제1항에 있어서, 상기 바이폴라 트랜지스터의 에미터 및 콜렉터영역을 형성하도록 상기 기판의 부분들을 선택적으로 도핑하는 단계로서, 상기 에미터 영역이 상기 에미터 접점으로부터의 도팬트의 외부 확산에 의해 형성되는 선택적 도핑 단계를 부가적으로 포함하는 바이폴라 트랜지스터내의 외인성 베이스 영역 형성 방법.
  3. 제1항에 있어서, 상기 보로실리케이트 유리 층의 데포지션 단계는 최소한 상기 에미터 접점 및 상기 베이스 접점상에 보로실리케이트 유리층을 데포지트하는 단계를 포함하며, 상기 에칭 단계는 상기 에미터 접점의 측벽에 인접하여, 제1보로실리케이트 유리 측벽 스페이서를 제공하고 상기 베이스 접점의 측벽에 인접하여 제2보로실리케이트 유리 측벽 스페이서를 제공하도록 상기 보로실리케이트 유리층 중 선택된 부분들을 에칭하는 단계를 포함하며, 상기 제1측벽 스페이서가 상기 제2측벽 스페이서에 향하고, 상기 제1측벽 스페이서 및 상기 제2측벽 스페이서 사이에 갭이 존재하는 바이폴라 트랜지스터내의 외인성 베이스 영역 형성 방법.
  4. 제3항에 있어서, 상기 어닐링 단계는, 상기 폴리실리콘 베이스 접점 및 상기 제1 및 제2스페이서로부터 도팬트를 확산시켜 링크 주입없이 상기 외인성 베이스를 형성하도록 상기 데포지션 및 에칭 단계 다음에 상기 기판, 폴리실리콘 베이스 접점, 및 제1 및 제2스페이서를 어닐링하는 단계로서 상기 보로실리케이트 유리 스페이서로부터의 도팬트의 거의 모든 확산이 상기 에칭 단계 다음에 발생하는 어닐링 단계를 포함하는 바이폴라 트랜지스터내의 외인형 베이스 영역 형성 방법.
  5. 제1항에 있어서, 상기 측벽 스페이서 하부에 있는 외인성 베이스 영역은 면적 당 약 300오옴보다 작은 면 저항을 지니는 바이폴라 트랜지스터내의 외인성 베이스 영역 형성 방법.
  6. 제1항에 있어서, 상기 보로실리케이트 유리 층의 데포지션 단계 이전에, 최소한 상기 에미터 접점상에 도핑되지 않은 절연층을 데포지트하는 단계; 및 상기 베이스 접점의 측벽에 향하는 상기 에미터 접점의 측벽상에 절연 측벽 스페이서를 형성하도록 상기 절연 층을 에칭하는 단계를 부가적으로 포함하는 바이폴라 트랜지스터내 외인성 베이스 영역을 형성하는 방법.
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