KR100615218B1 - 다결정 실리콘막을 채용한 박막 트랜지스터의 제조 방법,이에 따라 제조된 박막 트랜지스터 및 상기 박막트랜지스터를 구비한 평판 표시장치 - Google Patents
다결정 실리콘막을 채용한 박막 트랜지스터의 제조 방법,이에 따라 제조된 박막 트랜지스터 및 상기 박막트랜지스터를 구비한 평판 표시장치 Download PDFInfo
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Abstract
본 발명은 절연 기판 상에 비정질 실리콘막을 형성하는 단계; 상기 비정질 실리콘막 표면에 형성된 실리콘 산화물층을 제거하는 단계; 상기 비정질 실리콘막 표면에 실리콘 산화물층을 형성하는 단계; 및 상기 비정질 실리콘막을 결정화하여 다결정 실리콘막을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법에 관한 것이다. 또한, 본 발명은 상기 박막 트랜지스터의 제조 방법에 따라 제조된 박막 트랜지스터 및 이를 구비한 평판 표시장치에 관한 것이다.
본 발명의 박막 트랜지스터 제조 방법에 의해 제조된 박막 트랜지스터는 균일한 문턱 전압을 갖는다.
Description
도 1은 본 발명의 박막 트랜지스터 제조 방법에 따라 제조된 박막 트랜지스터의 일실시예의 단면구조도이다.
도 2는 다양한 방법으로 형성된 다결정 실리콘막을 채용한 박막 트랜지스터의 문턱 전압을 비교한 그래프이다.
<도면 부호에 대한 간단한 설명>
1...절연 기판 2...버퍼층
3...게이트 절연막 4...층간 절연막
12...반도체 활성층 13...게이트 전극
14...소스 전극 15...드레인 전극
본 발명은 다결정 실리콘(polycrystalline Si)막을 채용한 박막 트랜지스터의 제조 방법, 박막 트랜지스터 및 이를 구비한 평판 표시장치에 관한 것으로서, 보다 구체적으로는 비정질 실리콘막의 결정화 전 비정질 실리콘막 표면 제어를 통하여 다결정 실리콘막 표면의 표면거칠기를 균일하게 함으로써 문턱 전압(Threshold Voltage)의 균일성이 개선된 박막 트랜지스터의 제조 방법, 상기 방법에 따라 제조된 박막 트랜지스터 및 이를 구비한 평판 표시장치에 관한 것이다.
종래의 저온 다결정 실리콘은 비정질 실리콘을 저온에서 결정화시킨 것으로서, 박막 트랜지스터의 채널층으로 널리 사용되고 있다. 박막 트랜지스터의 채널층으로 사용되는 저온 다결정 실리콘막은 비정질 실리콘막을 다양한 결정화 방법을 이용하여 결정화시켜 얻을 수 있다.
비정질 실리콘막의 결정화 방법 중, 레이저를 이용한 결정화 방법은 유리 기판과 같은 절연 기판에 미치는 열적 영향이 비교적 적고, 고상(solid phase) 결정화 방법에 비하여 우수한 물성을 갖는 다결정 실리콘을 형성할 수 있기 때문에 널리 이용되고 있다.
그러나, 레이저로 결정화를 할 때 비정질 실리콘막 표면에 불균일하게 형성된 자연 산화막에 의해서 박막 트랜지스터 문턱전압의 균일성이 저하될 수 있다.
그러나, 레이저를 이용한 결정화 방법은, 실리콘 액상이 고상으로 변화하면서 발생하는 밀도차가 불균일하게 되는 바, 상대적으로 결정화가 늦어지는 부분에서는 표면 돌기부가 생성되어 다결정 실리콘막의 표면거칠기(roughness)가 불량해 지는 단점을 갖는다. 레이저를 이용한 저온 결정화 방법에 따라 형성된 다결정 실리콘막의 표면에 형성된 돌기는 다결정 실리콘막 두께의 1/2 내지 2배의 높이를 갖는다.
이러한 돌기부 형성은 비정질 실리콘막을 다결정 실리콘막으로 결정화하는 결정화 공정에서는 피할 수 없는 것으로서, 후속 공정에서 여러 가지 결함을 초래하는 원인이 된다. 예를 들면, 다결정 실리콘막 상에 게이트 절연막과 게이트전극용 금속물질을 증착할 때, 다결정 실리콘의 표면 돌기를 따라서 게이트 절연막과 게이트 전극용 금속물질이 증착되므로 게이트 절연막 및 게이트 전극용 금속물질은 다결정 실리콘막의 표면돌기와 유사한 돌기부를 갖게 된다.
이와 같이 돌기부가 형성된 게이트 절연막은 돌기부에 의하여 파괴전압이 낮아지고 누설전류가 증가할 수 있으며, 돌기부가 형성된 게이트 전극용 금속물질은 상기 금속물질이 알루미늄계인 경우에는 게이트 전극용 금속물질의 열악한 표면거칠기에 의해 힐록(hillock)이 발생하여 소자 특성 저하를 초래한다. 또한, 이러한 돌기부들은 에칭 공정과 노광 공정시 불균일성을 유발하여 소자의 신뢰성 저하를 초래한다.
이를 극복하고자, 다결정 실리콘막 형성 전의 비정질 실리콘막 표면 제어를 통하여 다결정 실리콘막의 표면 특성을 개선시키는 연구가 이루어지고 있다.
일본 특허 공개공보 1999-354801에는 비정질 실리콘막을 오존수로 세정하여 산화물층을 형성한 다음 불산수로 세정하여 산화물층을 완전히 제거한 후 다결정 실리콘막을 형성하는 단계가 개시되어 있다.
그러나, 상기 방법에 따라 세정된 비정질 실리콘막을 이용하여 형성된 다결정 실리콘막으로 얻은 문턱 전압은 만족할 만한 수준에 이르지 못한다.
특히, 다양한 평판 표시장치 중 능동 구동형 유기 전계발광 표시장치(Active Matrix Organic Light Emitting Diode:AMOLED)는 유기 EL 층에 흐르는 전류를 조절하여 화상을 구현하고 상기 유기 EL 층에 흐르는 전류는 각 화소 내에 있는 박막 트랜지스터 게이트 전압에 의하여 조절되는 바, 박막 트랜지스터의 게이트 전압과 전류 특성, 즉 문턱 전압의 균일성은 박막 트랜지스터의 신뢰성 확보에 중요한 역할을 한다. 따라서, 문턱 전압 균일성을 개선하기 위한 새로운 비정질 실리콘막 표면 제어 방법이 요구되고 있는 실정이다.
본 발명이 이루고자 하는 기술적 과제는, 결정화 전 비정질 실리콘막 표면 제어를 통하여 균일한 표면거칠기를 갖는 다결정 실리콘막을 구비한 박막 트랜지스터의 제조 방법을 제공하는 것이다. 또한, 상기 박막 트랜지스터 제조 방법에 따라 제조되어 문턱 전압 균일성이 향상된 박막 트랜지스터 및 이를 구비한 평판 표시장치를 제공하는 것이다.
상기 본 발명의 과제를 해결하기 위하여, 본 발명의 제1 태양은,
절연 기판 상에 비정질 실리콘막을 형성하는 단계;
상기 비정질 실리콘막 표면에 형성된 실리콘 산화물층을 제거하는 단계;
상기 비정질 실리콘막 표면에 실리콘 산화물층을 형성하는 단계; 및
상기 비정질 실리콘막을 결정화하여 다결정 실리콘막을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법을 제공한다.
본 발명의 박막 트랜지스터 제조 방법 중 상기 실리콘 산화물층 제거 단계는 불산수를 이용하여 수행될 수 있고, 상기 실리콘 산화물층 형성 단계는 오존수를 이용하여 수행될 수 있다.
상기 본 발명의 다른 과제를 해결하기 위하여, 본 발명의 제2 태양은,
다결정 실리콘막을 패터닝하여 형성된 활성층; 상기 활성층에 절연된 게이트 전극; 및 상기 활성층에 전기적으로 연결된 소스 및 드레인 전극을 포함하고, 전술한 바와 같은 방법으로 제조된 박막 트랜지스터를 제공한다.
본 발명의 박막 트랜지스터 제조 방법에 따라 형성된 박막 트랜지스터의 PMOS문턱 전압은 -0.94 내지 -1.07V이고, 상기 문턱 전압의 표준편차는 0.09 내지 0.19 V 이다.
상기 본 발명의 또 다른 과제를 해결하기 위하여, 본 발명의 제3 태양은. 전술한 바와 같은 박막 트랜지스터를 각 화소에 구비하고, 상기 박막 트랜지스터의 소스 전극 또는 드레인 전극에 화소 전극이 접속된 평판 표시장치를 제공한다.
본 발명의 박막 트랜지스터 제조 방법에 따르면, 비정질 실리콘막 표면에 자연적으로 형성된 실리콘 산화물층을 완전히 제거한 후 비정질 실리콘막 표면에 균일한 두께의 실리콘 산화물층을 형성한 다음에 다결정 실리콘막을 형성함으로써 다결정 실리콘막의 표면거칠기가 균일하게 되므로, 상기 다결정 실리콘막을 채용한 박막 트랜지스터는 균일한 문턱 전압을 가질 수 있다.
이하, 본 발명을 보다 상세히 설명한다.
본 발명의 박막 트랜지스터 제조 방법은 먼저 절연 기판 상에 비정질 실리콘막을 형성하는 단계를 포함한다. 상기 절연 기판은, 예를 들면 유리 기판 상에 산화막 또는 질화막이 형성된 절연 기판일 수 있다. 절연 기판 상에 비정질 실리콘막을 형성하는 방법은 예를 들면 화학적 기상 증착 공정을 포함한다. 절연 기판 상에 형성된 비정질 실리콘막 표면에는 그 두께 및 형성 위치가 일정치 않은 실리콘 산화물층이 형성된다. 상기 실리콘 산화물층의 두께는 약 450 내지 550Å일 수 있다.
이 후, 비정질 실리콘막 표면에 불균일하게 형성된 실리콘 산화물층이 제거되도록 비정질 실리콘막을 세정한다.
실리콘 산화물층 제거 전에, 실리콘 산화물층 형성 직후 존재할 수 있는 각종 유기 오염물 등을 제거하는 공정을 선택적으로 추가할 수 있다. 이를 통하여 실리콘 산화물층이 보다 효과적으로 제거될 수 있다. 실리콘 산화물층 형성 직후 존재할 수 있는 각종 유기 오염물 등의 제거에는 예를 들면, 오존수 등을 사용할 수 있다.
실리콘 산화물층 제거 단계는 예를 들면, 불산수를 이용할 수 있다. 상기 실리콘 산화물층 제거에 적합한 용액의 농도는 0.1 내지 0.7wt%, 바람직하게는 0.2 내지 0.6wt%이다. 이 중, 0.5wt%가 특히 바람직하다. 상기 용액의 농도가 0.7wt% 이상이면 비정질 실리콘층까지 식각되는 과도식각의 문제점이 생길 수 있고, 0.1wt% 미만이면 실리콘 산화물층이 효과적으로 제거되지 않는 문제점이 생길 수 있기 때문이다.
상기 실리콘 산화물층 제거 단계는 80 내지 200 초간, 바람직하게는 90 내지 180초간 수행될 수 있다. 이 중, 특히 100초간 수행되는 것이 바람직하다. 실리콘 산화물층 제거 시간이 200초 이상이면 비정질 실리콘층까지 과도하게 식각되는 문제점이 생길 수 있고, 실리콘 산화물층 제거 시간이 80초 미만이면 실리콘 산화물층이 효과적으로 제거되지 않는다는 문제점이 생길 수 있기 때문이다.
이 후, 상기 비정질 실리콘막 표면을 습식 산화 조건에서 세정하여 실리콘 산화물층을 균일하게 형성한다.
균일한 실리콘 산화물층 형성 단계는 오존수를 이용한다.
상기 균일한 두께의 실리콘 산화물층 형성 단계에 이용한 용액의 농도는 0.0001 내지 5wt%, 바람직하게는 0.001 내지 3wt%이다. 이 중, 0.005wt%가 특히 바람직하다. 상기 용액의 농도가 5wt% 이상이면 과도하게 실리콘 산화물층이 생성되어 이 후 생성될 다결정 실리콘막의 표면 특성이 오히려 저하되는 문제점이 생길 수 있고, 0.0001wt% 미만이면 실리콘 산화물층이 균일하게 생성되지 못하게 되는 문제점이 생길 수 있기 때문이다.
상기 균일한 두께의 실리콘 산화물층 형성 단계는 100초 이상 수행된다. 이 중, 특히 120초간 수행하는 것이 바람직하다. 실리콘 산화물층 형성 시간이 100초 미만이면 실리콘 산화물층이 충분히 생성되지 않는 문제점이 생길 수 있기 때문이다.
전술한 바와 같은 자연적으로 형성되어 있던 실리콘 산화물층 제거 단계 및 실리콘 산화물층 형성 단계를 통하여 비정질 실리콘막 표면에는 균일한 실리콘 산화물층이 형성된다. 이와 같이 균일한 실리콘 산화물층이 형성되면 레이저로 결정화로 형성되는 다결정 실리콘막 결정립 크기와 표면 거칠기를 균일하게 제어할 수 있다. 따라서, 표면거칠기가 균일한 다결정 실리콘막을 형성할 수 있게 된다.
이 후, 균일한 실리콘 산화물층이 형성된 비정질 실리콘막을 결정화시켜 다결정 실리콘막을 형성한다. 다양한 비정질 실리콘막 결정화 방법이 있으나, 이 중 레이저를 이용한 결정화 방법이 최근 주로 사용되고 있다. 레이저를 이용한 결정화 방법의 예에는 엑시머 레이저 어닐링(Excimer Laser Annealing:이하, "ELA법"이라고도 함)과 같은 레이저 어닐링이 있다. 통상적인 ELA법에 따라, 수Hz 내지 수십KHz의 펄스 레이저를 비정질 실리콘막에 조사하면 비정질 실리콘이 용융되며 이를 냉각시키는 과정에서 실리콘 결정이 형성된다. 본 발명은 균일한 실리콘 산화물층이 형성된 비정질 실리콘막을 결정화시키므로, 상기 균일한 실리콘 산화물층이 다결정 실리콘막의 결정립 크기와 표면 거칠기를 일정하게 만들어서 균일한 다결정 실리콘막을 얻을 수 있다.
본 발명은 다결정 실리콘막을 패터닝하여 형성된 활성층; 상기 활성층에 절연된 게이트 전극; 및 상기 활성층에 전기적으로 연결된 소스 및 드레인 전극을 포함하고, 전술한 바와 같은 박막 트랜지스터 제조 방법에 따라 제조된 박막 트랜지스터를 제공한다. 도 1은 본 발명의 일실시예에 따른 박막 트랜지스터의 제조 방법에 따라 제조된 박막 트랜지스터의 단면구조를 도시한 것이다.
도 1을 참조하면, 유리기판 등과 같은 절연기판(1)상에 버퍼층(2)이 형성되 어 있다. 버퍼층(2)의 상부에는 게이트 절연막(3)이 구비되고, 게이트 절연막(3) 상부의 소정 영역에는 도전성 금속막으로 게이트 전극(13)이 형성되어 있다. 상기 게이트 전극은 MoW, Al, Cr, Al/Cu 등의 도전성 금속막으로 이루어져 있으나, 이에 한정되지 않는다. 상기 게이트 전극(13)이 형성되는 영역은 반도체 활성층인 다결정 실리콘막(12)의 채널 영역(C1)에 대응된다. 게이트 전극(13)의 상부로는 층간 절연막(4)이 형성되어 있으며, 이 층간 절연막(4)과 게이트 절연막(3)에 콘택 홀이 천공된 상태에서 소스 전극(14) 및 드레인 전극(15)이 상기 층간 절연막(4)의 상부에 형성되어 있다.
본 발명의 박막 트랜지스터 제조 방법에 따라 제조된 박막 트랜지스터는 평판 표시장치에 유용하게 사용될 수 있다. 보다 구체적으로, 상기 박막 트랜지스터는 평판 표시장치의 각 화소에 구비되며, 상기 박막 트랜지스터의 소스 전극 또는 드레인 전극은 화소 전극에 접속된 형태로 사용될 수 있다. 평판 표시장치에는 예를 들면, 플라즈마 평판 표시장치(Plasma Display Panel:PDP), 액정 표시장치(Liquid Crystal Display:LCD), 이 중, 유기 전계발광 표시장치(Organic Light Emitting Diode:OLED) 등이 포함된다. 이 중, 유기 전계발광 표시장치의 일구현예는 복수개의 화소로 구비된 발광 소자; 상기 각 화소에 적어도 하나 이상 구비되는 것으로서, 실리콘 박막으로 구비되어 채널 영역과 소스 및 드레인 영역을 구비한 활성층과, 상기 활성층 상부에 위치하고, 절연막으로 구비된 게이트 절연막과, 상기 게이트 절연막의 상부의 상기 채널 영역에 대응되는 영역에 도전막으로 구비된 게이트 전극을 포함하는 박막 트랜지스터; 및 상기 게이트 전극과 전기적으 로 연결된 게이트 라인을 포함할 수 있다.
이하, 첨부한 도면을 참조하여, 본 발명의 일실시예를 통해 본 발명의 보다 상세히 설명한다. 하기 실시예는 본 발명을 예시하기 위한 것으로서, 본 발명은 이에 한정되지 않는다.
[실시예]
실시예 1
비정질 실리콘막 형성 단계
먼저, 유리 기판 상에 실리콘 산화막이나 실리콘 질화막 버퍼층이 형성된 절연 기판을 준비하였다. 상기 절연 기판 상에 화학 기상 증착법을 이용하여 500Å 두께의 비정질 실리콘막을 형성하였다.
실리콘 산화물층 제거 단계
상기 비정질 실리콘막 표면을 먼저 오존수로 처리한 다음, 0.5wt%의 불산수를 사용하여 spin 방식으로 100초간 세정하였다.
실리콘 산화물층 형성 단계
상기 비정질 실리콘막 표면을 0.005wt%의 오존수를 사용하여 spin 방식으로 120초간 세정하였다.
다결정 실리콘막 형성 단계
상기 비정질 실리콘막에 대하여 상온, 상압 분위기의 레이저 어닐링을 수행하여 다결정 실리콘막을 형성하였다. 이와 같이 제조된 다결정 실리콘막을 샘플 1이라고 한다.
비교예 A
비정질 실리콘막 형성 직후 버퍼 옥사이드 에천트(Buffered Oxide Etchant:이하, "BOE"라고도 함)를 이용하여 먼저 세정하였다는 점을 제외하고는 상기 실시예 1과 동일한 방법으로 다결정 실리콘막을 제조하였다. 상기 다결정 실리콘막을 샘플 A라고 한다.
비교예 B
실리콘 산화물층 형성 단계를 수행하지 않았다는 점을 제외하고는, 상기 실시예 1의 제조 방법과 동일한 방법으로 다결정 실리콘막을 제조하였다. 상기 다결정 실리콘막을 샘플 B라고 한다.
평가예 - 문턱 전압 평가
상기 샘플 1, A 및 B를 이용하여 박막 트랜지스터 1, A 및 B를 제작하였다. 상기 3개의 박막 트랜지스터 각각에 대하여 HP4284 semiconductor analyzer를 이용하여 문턱 전압을 측정하였다. 각 박막 트랜지스터의 문턱 전압 측정 결과는 도 2의 그래프를 참조한다.
도 2의 그래프로부터 본 발명을 따르는 박막 트랜지스터 1의 문턱 전압은 평균 -1.00V로서, 박막 트랜지스터 A 및 B의 평균 문턱 전압인 -0.94V 및 -1.36V 에 비하여 동일하거나 또는 낮았다. 박막 트랜지스터 1의 문턱 전압 표준 편차는 0.13V 로서, 박막 트랜지스터 A 및 B의 문턱 전압 표준 편차인 0.19V 및 0.17V 에 비하여 작은 것을 알 수 있다. 문턱 전압 표준 편차가 작을 수록 문턱 전압의 균일성이 향상된 것이다.
본 발명의 박막 트랜지스터 제조 방법에 따르면, 비정질 실리콘막에 본래 자연적으로 형성되는 불균일한 실리콘 산화물층을 제거한 다음 균일한 두께의 실리콘 산화물층을 형성한 후 다결정 실리콘막을 형성함으로써, 표면거칠기가 균일한 다결정 실리콘막을 채용한 박막 트랜지스터를 얻을 수 있다. 상기 박막 트랜지스터는 균일한 문턱 전압을 갖는 바, 이를 이용하면 신뢰성이 개선된 평판 표시장치를 제조할 수 있다.
Claims (12)
- 절연 기판 상에 비정질 실리콘막을 형성하는 단계;상기 비정질 실리콘막 표면에 형성된 실리콘 산화물층을 제거하는 단계;상기 비정질 실리콘막 표면에 실리콘 산화물층을 형성하는 단계; 및상기 비정질 실리콘막을 결정화하여 다결정 실리콘막을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법으로서, 상기 실리콘 산화물층 제거 단계를 0.1 내지 0.7wt%의 불산수를 이용하여 수행하고, 상기 실리콘 산화물층 형성 단계를 0.0001 내지 5wt%의 오존수를 이용하여 수행하며, 상기 박막 트랜지스터의 PMOS 문턱 전압은 -0.94 내지 -1.07V이고, 상기 문턱 전압의 표준편차는 0.09 내지 0.19V인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제1항에 있어서, 상기 실리콘 산화물층 제거 단계 전에 실리콘 산화물층에 존재하는 오염물 제거 단계를 수행하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 삭제
- 삭제
- 제1항에 있어서, 상기 실리콘 산화물층 제거 단계는 80 내지 200 초간 수행되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 삭제
- 삭제
- 제1항에 있어서, 상기 실리콘 산화물층 형성 단계는 100초 내지 120초간 수행되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제1항에 있어서, 상기 비정질 실리콘막 결정화시 ELA법을 이용하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 다결정 실리콘막을 패터닝하여 형성된 활성층; 상기 활성층에 절연된 게이트 전극; 및 상기 활성층에 전기적으로 연결된 소스 및 드레인 전극을 포함하고, 제1항, 제2항, 제5항, 제8항 및 제9항 중 어느 한 항의 박막 트랜지스터 제조 방법에 따라 제조되며, PMOS 문턱 전압은 -0.94 내지 -1.07V이고, 상기 문턱 전압의 표준편차는 0.09 내지 0.19V인 것을 특징으로 하는 박막 트랜지스터.
- 삭제
- 제10항의 박막 트랜지스터를 각 화소에 구비하고, 상기 박막 트랜지스터의 소스 전극 또는 드레인 전극에 화소 전극이 접속된 것을 특징으로 하는 평판 표시장치.
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