KR100611751B1 - 박막트랜지스터의 제조 방법 - Google Patents
박막트랜지스터의 제조 방법 Download PDFInfo
- Publication number
- KR100611751B1 KR100611751B1 KR1020040031143A KR20040031143A KR100611751B1 KR 100611751 B1 KR100611751 B1 KR 100611751B1 KR 1020040031143 A KR1020040031143 A KR 1020040031143A KR 20040031143 A KR20040031143 A KR 20040031143A KR 100611751 B1 KR100611751 B1 KR 100611751B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- amorphous silicon
- insulating film
- silicon nitride
- film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 239000010409 thin film Substances 0.000 title abstract description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 34
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 34
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 30
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 22
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 22
- 238000000151 deposition Methods 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 239000004065 semiconductor Substances 0.000 claims abstract description 12
- 230000008021 deposition Effects 0.000 claims abstract description 9
- 238000000059 patterning Methods 0.000 claims abstract description 6
- 239000010408 film Substances 0.000 abstract description 71
- 230000007547 defect Effects 0.000 abstract description 10
- 239000010410 layer Substances 0.000 description 69
- 239000011159 matrix material Substances 0.000 description 6
- 238000002425 crystallisation Methods 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 4
- 230000008025 crystallization Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000000356 contaminant Substances 0.000 description 2
- 239000008367 deionised water Substances 0.000 description 2
- 229910021641 deionized water Inorganic materials 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 229920001621 AMOLED Polymers 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- SBEQWOXEGHQIMW-UHFFFAOYSA-N silicon Chemical compound [Si].[Si] SBEQWOXEGHQIMW-UHFFFAOYSA-N 0.000 description 1
- 238000000427 thin-film deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
박막트랜지스터의 제조 방법을 제공한다. 상기 방법은 기판 상에 적어도 2층 이상의 절연막 적층 구조를 갖는 버퍼층과 비정질 실리콘층을 동일 챔버 내에서 연속 증착하는 단계, 상기 비정질 실리콘층을 결정화한 후 패터닝하여 반도체층 패턴을 형성하는 단계, 상기 반도체층 패턴 상에 게이트 절연막을 형성하는 단계, 및 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함하며,상기 버퍼층은 실리콘 질화막 상에 실리콘 산화막이 형성된 것을 특징으로 한다. 기판위에 적어도 2층 이상의 절연막 적층 구조를 갖는 버퍼층과 비정질 실리콘층을 동일한 챔버내에서 연속 증착함으로써, 종래 상기 층들이 연속적으로 증착되지 않아 발생하던 플럭(Pluck)현상을 비롯한 층 전면의 결함을 제거할 수 있다.
연속 증착, 플럭(Pluck)현상
Description
도 1a는 종래의 박막트랜지스터의 제조 방법을 나타낸 단면도,
도 1b는 종래의 다른 박막트랜지스터의 제조 방법을 나타낸 단면도,
도 2는 본 발명의 실시예에 따른 박막트랜지스터의 제조 방법을 나타낸 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 기판 10 : 실리콘 질화막
20 : 비정질 실리콘층 30 : 버퍼층 패턴
40 : 버퍼층(2층 이상의 절연막) 40a : 실리콘 질화막
40b : 실리콘 산화막 50 : 반도체층 패턴
60 : 게이트 절연막 70 : 게이트전극
본 발명은 박막트랜지스터(TFT:Thin Film Transistor)의 제조 방법에 관한 것으로 보다 상세하게는 버퍼층 상에 비정질 실리콘층을 형성하는 것을 포함하는 박막트랜지스터의 제조 방법에 관한 것이다.
인간과 컴퓨터의 인터페이스를 담당하는 디스플레이 장치의 퍼스널화, 스페이스 절약화의 요구에 부응하여 지금까지의 디스플레이 장치, 특히 비교적 거대한 음극선(CRT)을 대신하여 LCD, PDP, EL 등 각종 평면 스크린이나 평판 디스플레이장치가 개발되어 왔다. 이들 평판 패널 디스플레이들 중에서 액정표시장치(LCD)의 기술 진전은 획기적이라 할수 있으며, 최근에는 유기 전계 발광 소자를 이용한 유기 전계 발광 표시장치가 CRT나 LCD를 대신하여 평판 표시장치로서 주목받고 있다.
이러한 평판 디스플레이는 그 구동방법에 있어서 크게 패시브 매트릭스(Passive Matrix)방식과 액티브 매트릭스(Active Matrix)방식으로 나눌 수 있다. LCD나 PDP 등과 같은 전압 구동 방식에서는 패시브 매트릭스 방식을 주로 사용하고, FED나 EL 등과 같은 전류 구동 방식에서는 큰 전류 레벨을 요구하는 패시브 매트릭스 방식보다 액티브 매트릭스 방식이 유리한 방식으로 인식되고 있다.
액티브 매트릭스 방식을 사용하는 경우, 예를 들면 AMLCD 또는 AM 유기EL의 경우에는 TFT가 스위칭 소자로 사용되고 있다. 특히, AM 유기EL의 경우에는 그 기본구조가 두개의 TFT와 커패시터로 이루어져있다. 두개의 TFT중 하나는 온, 오프역할을 담당하는 스위칭 TFT이고, 다른 하나는 회로를 구동하는 구동 TFT를 말한다. 이와 같이 AMOLED 에서는 TFT 가 필수적으로 필요하다.
본 발명에서는 이러한 디스플레이장치에 사용되는 TFT의 제조 방법을 개시하고 있다.
도 1a는 종래의 박막트랜지스터의 제조 방법을 나타낸 단면도이다.
도 1a을 참조하면, 기판(100) 상에 소정 두께의 실리콘 질화막(10)을 형성하고 상기 실리콘 질화막(10) 상에 비정질 실리콘층(20)을 형성한다. 이때, 상기 실리콘 질화막(10)과 상기 비정질실리콘층(20)을 동일 챔버내에서 연속적으로 증착한다. 상기 비정질 실리콘층(20) 상부에 버퍼층을 소정 두께로 증착한 다음 패터닝하여 버퍼층 패턴(30)을 형성한다. 상술한 연속 증착은 상기 실리콘 질화막(10)과 상기 비정질 실리콘층(20)의 계면에 결함 형성을 최소화 함으로써 막의 필링(peeling)이나 불량을 발생하지 않게 한다. 그러나, 상기 비정질 실리콘층(20)과 실리콘 질화막(10)이 접촉하여 있으면 소자특성은 좋으나, 다결정 실리콘층의 경우 실리콘 질화막과 접촉하여 있으면 실리콘 질화막에 포함되어 있는 질소 성분이 결함(defect)로 작용하여 Ion 또는 Ioff 등 소자 특성을 저하시키는 문제점이 있다. 즉, 실리콘 질화막 상에 비정질 실리콘층을 증착한 후 비정질 실리콘층을 결정화하여 다결정 실리콘층을 형성하는 경우에는 실리콘 질화막에 포함된 질소 성분에 의해 소자특성이 저하된다는 문제점이 있다.
도 1b는 종래의 다른 박막트랜지스터의 제조 방법을 나타낸 단면도이다.
도 1b를 참조하면, 먼저 기판(100) 상에 박막 증착 장비를 사용하여 소정 두께의 실리콘 질화막(40a)을 증착하고 상기 실리콘 질화막(40a) 상에 실리콘 산화막(40b)을 증착한다. 그 후, 상기 실리콘 산화막(40b) 상에 비정질 실리콘층을 증착하고 상기 비정질 실리콘층을 결정화한 후 패터닝하여 반도체층 패턴(50)을 형성한다. 이 때, 상기 실리콘 질화막(40a)을 증착한 다음에는 세정의 과정을 거치며, 세정 후 다른 챔버로 이동하여 상기 실리콘 산화막(40b)을 증착한다.
상술한 종래의 다른 TFT 제조 방법에 따르면, 상기 실리콘 질화막(40a)과 상기 실리콘 산화막(40b)을 증착하는 과정에서 계면 간에 문제점이 발생할 수 있다. 상세하게 설명하면, 하나의 챔버에서 실리콘 질화막(40a)을 증착한 후에는 상기 실리콘 질화막(40a) 계면에 대한 세정이 이루어진다. 탈이온화수(DI-water)로 상기 실리콘 질화막(40a)을 세정한 후 건조공정을 거치게 되는바 이 과정에서 불순물들이 완전히 제거되지 않을 수 있다. 즉, 세정 후에도 불순물들이 남아있을 수 있어 계면이 오염된 상태로 존재할 수 있다. 이후에 다른 챔버로 이동 후 상기 실리콘 질화막(40a) 상에 실리콘 산화막(40b)이 증착 된다면 오염된 계면으로 인하여 막의 일부가 들뜨는 플럭(Pluck)현상이 일어날 수 있다. 상기 플럭(Pluck)현상이란 계면에 발생한 오염물질 기타 결함에 의해 막의 일부가 들뜨는 현상을 의미한다. 따라서, 플럭(Pluck)현상과 같은 층 전면에 대한 결함으로 인하여 실리콘 질화막(40a)과 실리콘 산화막(40b) 사이의 접착력(adhesion)이 나빠지는 문제점이 발생된다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술의 문제점을 해결하기 위한 것으로 플럭(Pluck)현상을 비롯한 결함을 제거하여 실리콘 질화막과 실리콘 산화막 사이의 접착력(adhesion)을 개선할 수 있는 TFT 제조 방법을 제공하는 것이다.
상기 기술적 과제들을 이루기 위하여 본 발명은 박막트랜지스터 제조 방법을 제공한다. 상기 방법은 기판 상에 적어도 2층 이상의 절연막 적층 구조를 갖는 버퍼층과 비정질 실리콘층을 동일 챔버 내에서 연속 증착하는 단계, 상기 비정질 실리콘층을 결정화한 후 패터닝하여 반도체층 패턴을 형성하는 단계, 상기 반도체층 패턴 상에 게이트 절연막을 형성하는 단계, 및 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함하며,상기 버퍼층은 실리콘 질화막 상에 실리콘 산화막이 형성되어 있다.
상기 연속 증착하는 단계는 동일 온도에서 수행하는 것일 수 있다.
삭제
삭제
상기 연속 증착은 400 내지 450℃에서 수행하는 것일 수 있다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다. 명세서 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 2는 본 발명의 실시예에 따른 TFT 제조 방법을 나타낸 단면도이다.
도 2를 참조하면, 기판(100) 상에 적어도 2층 이상의 절연막 적층 구조를 갖는 버퍼층(40)을 형성한다. 상기 버퍼층(40)은 2층의 절연막 적층 구조를 갖도록 형성될 수 있으며, 바람직하게는 실리콘 질화막(40a) 상에 실리콘 산화막(40b)이 증착된 구조를 갖도록 형성된다. 상기 버퍼층(40)을 상기 실리콘 질화막(40a)과 실리콘 산화막(40b)으로 형성하는 이유는, 상기 실리콘 질화막(40a)의 경우 기판에 함유된 금속 성분은 잘 통과를 시키나 산소 성분은 잘 막아주어 비정질 실리층이 오염되는 것을 방지하여 주며, 상기 실리콘 산화막(40b)의 경우 금속 성분을 잘 막 아주어 오염을 방지해 주는 역할을 담당하기 때문이다.
이어서, 상기 실리콘 산화막(40b) 상에 비정질 실리콘층을 형성한다. 상기 비정질 실리콘층 하부에 상기 실리콘 산화막(40b)을 형성한 이유는, 후술할 결정화에 의해 상기 비정질 실리콘층을 다결정 실리콘층으로 형성시키는바 상기 다결정 실리콘층과 질소 성분이 접촉되면 질소 성분이 결함으로 작용하여 소자특성을 저하시키므로 상기 소자특성을 향상시키기 위함이다.
따라서, 본 발명에서는 기판에서 부터 실리콘 질화막(40a), 실리콘 산화막(40b) , 비정질 실리콘층 순으로 적층함으로써, 기판으로 부터 발생하는 오염물질을 막아주고 소자특성도 향상시킬 수 있게 된다.
더욱 자세하게 살펴보면, 상기 기판(100)을 챔버내에 로딩하고, 상기 실리콘 질화막(40a)을 적층한 후 상기 실리콘 질화막(40a) 상에 상기 실리콘 산화막(40b)을 적층한다. 이 때, 상기 실리콘 질화막(40a)을 적층한 다음 진공을 깨뜨리지 않고 동일 챔버 내에서 연속하여 상기 실리콘 산화막(40b)을 적층한다. 계속하여, 상기 챔버 내에서 비정질 실리콘층을 상기 버퍼층(40) 상에 소정 두께로 연속하여 증착한다. 즉, 상기 실리콘 질화막(40a), 실리콘 산화막(40b) 및 상기 비정질 실리콘층은 동일한 챔버 내에서 진공을 그대로 유지한 채 증착 가스를 교환하면서 연속 증착된다. 이러한 연속 증착은 상기 버퍼층(40)과 상기 비정질 실리콘층의 계면에 결함 형성을 최소화함으로써 막의 플럭(Pluck)현상을 비롯한 결함을 발생하지 않게 한다.
더 나아가서 상기 버퍼층(40)과 상기 비정질 실리콘층의 연속 증착은 동일 온도에서 수행될 수 있으며, 바람직하게는 400 내지 450℃에서 수행될 수 있다. 상기 온도는 후술할 반도체층의 결정화 온도와 동일할 수 있다. 상기 실리콘 질화막(40a), 실리콘 산화막(40b) 및 상기 비정질 실리콘층은 PECVD법을 이용하여 증착시킬 수 있다.
이어서, 상기 비정질 실리콘층 전면에 대하여 결정화를 수행한다. 상기 결정화는 ELA(Excimer Laser Annealing)법을 이용하여 수행할 수 있다. ELA법은 짧은 시간 내에만 레이저 빔을 온(on) 시켜주어 순간적으로 다결정 실리콘을 형성하는 저온 결정화법으로, 상기 비정질 실리콘층을 소정의 공정 조건하에서 다결정으로 결정화시킬수 있다. 바람직하게는 400 내지 450℃에서 결정화시킬 수 있다. 이어서, 사진 식각 공정을 이용하여 결정화된 상기 다결정 실리콘층을 패터닝하여 반도체층 패턴(50)을 형성한다.
상기 반도체층 패턴(50) 상에 게이트 절연막(60)을 형성한다. 이어서, 상기 게이트 절연막(60) 상에 금속층 및 포토레지스트층을 순차적으로 적층한다. 상기 포토레지스트층을 패터닝하고 상기 패터닝된 포토레지스트층을 마스크로 하여 상기 금속층을 식각 함으로써 게이트전극(70)을 형성한다.
이후, 도시되지는 않았으나 상기 게이트전극(70)을 마스크로 하여 이온주입 공정을 수행하여 상기 반도체층 패턴(50)의 양단부에 소오스/드레인 영역들을 정의한다. 상기 게이트전극(70) 상에 층간 절연막을 형성하고 상기 층간 절연막에 상기 소오스/드레인 영역들에 이르는 콘택홀을 형성시킨다. 이 결과물에 금속층을 증착하고 패터닝하여 소스전극 및 드레인 전극을 형성하여 TFT를 완성한다.
상술한 바와 같이 본 발명에 따르면, 기판위에 적어도 2층 이상의 절연막 적층 구조를 갖는 버퍼층과 비정질 실리콘층을 동일한 챔버 내에서 연속 증착함으로써, 종래 상기 층들이 연속적으로 증착되지 않아 발생하던 플럭(Pluck)현상을 비롯한 층 전면의 결함을 제거할 수 있다. 따라서, 실리콘 질화막과 실리콘 산화막 사이의 접착력(adhesion)을 개선할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이다.
Claims (5)
- 기판 상에 적어도 2층 이상의 절연막 적층 구조를 갖는 버퍼층과 비정질 실리콘층을 동일 챔버 내에서 연속 증착하는 단계;상기 비정질 실리콘층을 결정화한 후 패터닝하여 반도체층 패턴을 형성하는 단계;상기 반도체층 패턴 상에 게이트 절연막을 형성하는 단계; 및상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함하며,상기 버퍼층은 실리콘 질화막 상에 실리콘 산화막이 형성되어 있는 것을 특징으로 하는 TFT 제조 방법.
- 제 1 항에 있어서,상기 연속 증착하는 단계는 동일 온도에서 수행하는 것을 특징으로 하는 TFT 제조 방법.
- 삭제
- 삭제
- 제 2 항에 있어서,상기 동일 온도는 400 내지 450℃인 것을 특징으로 하는 TFT 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040031143A KR100611751B1 (ko) | 2004-05-03 | 2004-05-03 | 박막트랜지스터의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040031143A KR100611751B1 (ko) | 2004-05-03 | 2004-05-03 | 박막트랜지스터의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050105867A KR20050105867A (ko) | 2005-11-08 |
| KR100611751B1 true KR100611751B1 (ko) | 2006-08-10 |
Family
ID=37282970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040031143A KR100611751B1 (ko) | 2004-05-03 | 2004-05-03 | 박막트랜지스터의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100611751B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100729054B1 (ko) * | 2005-11-16 | 2007-06-14 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 그 제조 방법 |
| KR100729055B1 (ko) * | 2005-11-29 | 2007-06-14 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 그 제조 방법 |
| JP2009070861A (ja) | 2007-09-11 | 2009-04-02 | Hitachi Displays Ltd | 表示装置 |
-
2004
- 2004-05-03 KR KR1020040031143A patent/KR100611751B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050105867A (ko) | 2005-11-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP2506308B1 (en) | Method for manufacturing amorphous oxide thin film transistor | |
| JP5889791B2 (ja) | ソース・ドレイン金属エッチングのためのウェットプロセスを用いた金属酸化物又は金属酸窒化物ｔｆｔの製造方法 | |
| KR101233348B1 (ko) | 표시 장치 및 그 제조 방법 | |
| US7888682B2 (en) | Thin film transistor and method of manufacturing the same | |
| KR100915159B1 (ko) | 표시 장치 및 그 제조 방법 | |
| US8796122B2 (en) | Method of fabricating display device having a pixel region and a circuit region over the same substrate | |
| JP2010135384A (ja) | 薄膜トランジスタアレイ基板、その製造方法及び液晶表示装置 | |
| KR101270168B1 (ko) | 유기 전자발광디스플레이 및 그 제조방법 | |
| JP2009099824A (ja) | 薄膜トランジスタ装置、表示装置及びその製造方法 | |
| JP5475250B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
| KR100611751B1 (ko) | 박막트랜지스터의 제조 방법 | |
| KR20040011385A (ko) | 박막 트랜지스터의 제조방법과 평면표시장치의 제조방법및 박막 트랜지스터와 평면표시장치 | |
| WO2012005030A1 (ja) | 薄膜トランジスタ、その製造方法、および表示装置 | |
| KR101599280B1 (ko) | 어레이 기판의 제조방법 | |
| US7553714B2 (en) | Method of manufacturing thin film transistor having polycrystalline silicon layer, thin film transistor manufactured using the method and flat panel display comprising the thin film transistor | |
| KR20070043393A (ko) | 비정질 실리콘 박막의 결정화 방법 및 박막 트랜지스터제조 방법 | |
| KR100623686B1 (ko) | 박막 트랜지스터의 제조방법 | |
| KR100635069B1 (ko) | 박막트랜지스터의 제조방법 | |
| KR100685435B1 (ko) | 박막트랜지스터 제조 방법 | |
| KR100752370B1 (ko) | 박막트랜지스터 및 그 제조 방법 | |
| US20230317834A1 (en) | Method for manufacturing semiconductor device | |
| CN108321122B (zh) | Cmos薄膜晶体管及其制备方法和显示装置 | |
| KR20080022741A (ko) | 금속 배선 패턴 형성 방법 및 박막 트랜지스터 기판의 제조방법 | |
| KR100685428B1 (ko) | 박막트랜지스터의 제조방법 | |
| KR20050105870A (ko) | 박막 트랜지스터의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120730 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20130731 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |