KR100729055B1 - 박막 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것으로, 더욱 상세하게는, 누설 전류를 감소시키기 위한 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
본 발명에 따른 박막 트랜지스터는 금속 기판, 상기 금속 기판 상에 형성되는 확산 방지층, 상기 확산 방지층 상에 적어도 두 개의 절연 물질이 적층 되어 형성되는 버퍼층, 상기 버퍼층의 일 영역 상에 활성층과 오믹 콘택층을 구비하며, 상기 오믹 콘택층이 급속 열처리 방법(Rapid Thermal Anneals:RTA)으로 활성화되는 반도체층, 상기 반도체층을 포함하여 상기 버퍼층 상에 형성되는 게이트 절연층, 상기 게이트 절연층 상의 상기 활성층과 대응하는 영역에 형성되는 게이트 전극, 상기 게이트 전극을 포함하여 상기 게이트 절연층 상에 형성되는 층간 절연층 및 상기 층간 절연층에 상기 오믹 콘택층의 적어도 일 영역을 노출하는 소정의 콘택홀을 구비하여 상기 오믹 콘택층과 접속되도록 형성되는 소스/드레인 전극을 포함한다.
박막 트랜지스터, 확산 방지층, 멀티 버퍼층, 박막 트랜지스터, 제조 방법

Description

박막 트랜지스터 및 그 제조 방법{thin film transistor and fabricating method of the same}
도 1a 내지 도 1e 은 종래 박막 트랜지스터의 제조 공정을 나타낸 도이다.
도 2a 내지 도 2f 는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 나타낸 도이다.
도 3a 내지 도 3f 는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조 방법을 나타낸 도이다.
*** 도면의 주요 부호에 대한 설명 ****
21, 31: 확산 방지층 22, 32: 버퍼층
본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것으로, 더욱 상세하게는, 반도체층의 결정화 공정 시 낮은 온도, 적은 시간으로 열처리하고, 또한, 확산 방지층과 멀티 버퍼층을 형성하여 누설 전류를 방지하는 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 이러한 평판 표시장치로는 액정 표시장치(Liquid Crystal Display), 전계 방출 표시장치(Field Emission Display), 플라즈마 표시패널(Plasma Display Panel) 및 유기 발광 표시장치(Organic Light Emitting Display) 등이 있다. 이 중 액정 표시장치와 유기 발광 표시장치와 같은 평판 표시장치는 기판상에 박막 트랜지스터를 형성하여, 박막 트랜지스터의 스위칭 동작에 의해 화상을 표현한다.
도 1a 내지 도 1e 은 종래 박막 트랜지스터의 제조 공정을 나타낸 도이다.
도 1a 내지 도 1e 을 참조하여 설명하면, 종래 박막 트랜지스터는 먼저, 금속 기판(10)상에 버퍼층(11)을 형성한다. 버퍼층(11)은 외부로부터의 열 등의 요인으로 인해 금속 기판(10)이 손상되는 것을 방지하기 위해 형성된다. 한편, 금속 기판(10)은 스테인리스강(SUS) 또는 티타늄(Ti)으로 형성된다. (도 1a)
버퍼층(11)의 일 영역 상에는 반도체층(12)이 형성된다. 반도체층(12)은 활성층(12a) 및 오믹 콘택층(12b)을 포함한다.
반도체층(12)은 폴리 실리콘(poly silicon)으로 형성된다. 폴리 실리콘을 형성하는 방법은 먼저 버퍼층(11) 상에 비정질 실리콘(amorphous silicon)층을 형성하고, 약 430℃ 정도의 온도에서 가열하여 비정질 실리콘층 내부에 함유된 수소 성분을 제거하는 탈수소 처리 공정을 수행한 후, 탈수소 처리된 비정질 실리콘층을 소정의 방법으로 결정화한다. 이때, 비정질 실리콘층은 엑시머 레이저 결정화(excimer laser anneal: ELA)방법을 이용하여 결정화한다. 비정질 실리콘층이 폴리 실리콘층으로 결정화되면, 결정화된 폴리 실리콘층을 패터닝 하여 반도체층(12)을 형성한다. (도 1b) 이 후, 반도체층(12)을 포함하여 버퍼층(11) 상에는 게이트 절연층(13)을 형성한다. (도 1c)
게이트 절연층(13) 상에는 금속층(미도시)을 형성하고, 형성된 금속층을 패터닝하여 게이트 전극(14)을 형성한다. (도 1d) 그리고, 게이트 전극(14)을 마스크로서 사용하여 반도체층(12) 중 활성층(12a) 영역을 제외한 나머지 영역에 n타입 도판트(n+) 또는 p타입 도판트(p+)를 도핑하여 오믹 콘택층(12b)을 형성한다. (도 1d)
그 다음, 게이트 전극(14)과 반도체층(12)을 포함하여 버퍼층(11) 상에 층간 절연층(15)을 형성한다. 층간 절연층(15)을 형성한 후, 반도체층(12)에는 활성화 공정을 실시한다. 비정질 상태의 반도체층(12)을 결정화하여, 폴리 상태로 만들고, 폴리 상태인 반도체층(12)을 이온 샤워로 도핑하면 고에너지의 도판트가 격자 와 충돌하면서 결정질의 실리콘 격자가 손상된다. 이에 의해, 반도체층(12)은 비정질 상태가 될 뿐만 아니라 도핑 원자가 침입형으로 존재하여 도판트의 기능을 하지 못하게 된다. 따라서, 다시 열처리를 하여 결정화 상태로 회복시키면서 도판트의 위치를 치환형으로 바꿔주는데 이 공정을 활성화라 한다. 일반적으로 활성화 공정은 노(furnace)에서 약 500℃의 온도로 수분 내지 수시간 동안 진행된다. 이후, 층간 절연층(15)을 관통하여 오믹 콘택층(12b)을 노출시키는 콘택홀(16)을 형성한다
후속 공정으로 콘택홀(16)을 통해 오믹 콘택층(12b)과 전기적으로 접속되는 소스/ 드레인 전극(17a, 17b)을 형성한다. (도 1e)
상술한 종래 박막 트랜지스터를 제조 공정의 경우, 노(furnace)에서 약 500℃의 고온으로 수분 내지 수시간 동안 열처리를 하여 활성화 공정을 진행하기 때문에, 버퍼층(11)을 통해 금속 기판(10)의 금속 이온 등의 불순물이 반도체층(12)으로 확산된다. 이에 따라, 반도체층(12) 내의 특정 부위에 딥 레벨(deep level), 즉, 결함 상태 밀도가 증가하거나 또는 반도체층(12)의 버퍼층(11)과의 계면이 오염되어 누설 전류가 발생하게 된다.
상술한 종래 박막 트랜지스터의 문제점을 해결하기 위한 본 발명의 목적은, 금속 기판의 금속 이온 등의 불순물이 반도체층으로 확산 되는 현상을 방지하여 누설 전류를 개선하는 박막 트랜지스터 및 그 제조 방법을 제공하기 위한 것이다.
상기 목적을 달성하기 위한 기술적 수단으로 본 발명의 일 측면은, 금속 기판, 상기 금속 기판 상에 형성되는 확산 방지층, 상기 확산 방지층 상에 적어도 두 개의 절연 물질이 적층 되어 형성되는 버퍼층, 상기 버퍼층의 일 영역 상에 활성층과 오믹 콘택층을 구비하며, 상기 오믹 콘택층이 급속 열처리 방법(Rapid Thermal Anneals:RTA)으로 활성화되는 반도체층, 상기 반도체층을 포함하여 상기 버퍼층 상에 형성되는 게이트 절연층, 상기 게이트 절연층 상의 상기 활성층과 대응하는 영역에 형성되는 게이트 전극, 상기 게이트 전극을 포함하여 상기 게이트 절연층 상에 형성되는 층간 절연층 및 상기 층간 절연층에 상기 오믹 콘택층의 적어도 일 영역을 노출하는 소정의 콘택홀을 구비하여 상기 오믹 콘택층과 접속되도록 형성되는 소스/드레인 전극을 포함하는 박막 트랜지스터를 제공하는 것이다.
본 발명의 다른 측면은, 금속으로 형성된 기판 상에 확산 방지층을 형성하는 단계, 상기 확산 방지층 상에 적어도 두 개의 절연 물질을 적층하여 버퍼층을 형성하는 단계, 상기 버퍼층 상에 비정질 실리콘층을 형성한 후 상기 비정질 실리콘층을 폴리 실리콘으로 결정화하고, 소정의 형상으로 패터닝 하여 반도체층을 형성하는 단계, 상기 버퍼층과 상기 반도체층 상에 게이트 절연층을 형성하는 단계, 상기 게이트 절연층의 일 영역 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극을 마스크로 사용하여, 상기 반도체층의 상기 게이트 전극에 대응하는 영역을 제외한 나머지 영역을 이온 도핑(doping) 하여 상기 반도체층이 활성층과 오믹 콘택층으로 구분되도록 하는 단계, 상기 게이트 절연층과 상기 게이트 전극 상에 층간 절연층 을 형성하는 단계, 급속 열처리 방법(Rapid Thermal Anneals:RTA)으로 상기 반도체층을 활성화하는 단계 및 상기 오믹 콘택층의 적어도 일 영역을 노출하는 소정의 콘택홀을 구비하여 상기 콘택홀을 통해 상기 오믹 콘택층과 접속되도록 소스/드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터 제조 방법을 제공하는 것이다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하면 다음과 같다.
도 2a 내지 도 2f 는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 나타낸 도이다.
도 2a 내지 도2f 를 참조하여 설명하면, 본 발명에 따른 박막 트랜지스터는 먼저, 금속 기판(20)상에 확산 방지층(21)을 형성한다. 이때, 금속 기판(20)은 스테인리스강(SUS) 또는 티타늄(Ti)으로 형성되며, 확산 방지층(21)은 100nm 내지 400nm의 두께의 질화 티타늄(TiN)으로 형성된다.
확산 방지층(21)은 금속 기판(20)의 금속 이온등의 불순물이 소정의 열처리 공정으로 인해 버퍼층(22)을 지나 반도체층(23)으로 확산 되는 현상을 방지하기 위해 형성된다. (도 2a) 이 후, 확산 방지층(21) 상에는 버퍼층(22)이 형성된다.
버퍼층(22)은 외부로부터의 열 등의 요인으로 인해 금속 기판(10)이 손상되는 것을 방지하기 위해 형성된다. 한편, 버퍼층(22)을 단층으로 형성할 경우, 소정의 열처리 공정 시 금속 기판(20)의 금속 이온등의 불순물이 버퍼층(22)을 통과 하여 반도체층(23)으로 확산 될 수 있으므로, 버퍼층(22) 복수층으로 형성하여, 금속 물질이 버퍼층(22)을 쉽게 통과하지 못하도록 한다. 일례로, 버퍼층(22)은 제 1 산화 실리콘(SiO2)(22a)/제 1 질화 실리콘(SiNx)(22b)이 적층된 이중 구조로 형성한다. 바람직하게는, 제 1 산화 실리콘은 200nm 내지 1um의 두께로 형성하고, 제 1 질화 실리콘은 50nm 내지 200nm의 두께로 형성하며, 제 1 산화 실리콘(22a)과 제 1 질화 실리콘(22b)의 위치는 서로 바뀌어도 무방하다. (도 2b) 이 후, 버퍼층(22)의 일 영역 상에는 활성층(23a)과 오믹 콘택층(23b)을 포함하는 반도체층(23)이 형성된다.
반도체층(23)은 활성층(23a) 및 오믹 콘택층(23b)을 포함하며, 폴리 실리콘(poly silicon)으로 형성된다. 폴리 실리콘을 형성하는 방법은 먼저 버퍼층(22) 상에 비정질 실리콘(amorphous silicon)층을 형성하고, 약 430℃ 정도의 온도에서 가열하여 비정질 실리콘층 내부에 함유된 수소 성분을 제거하는 탈수소 처리 공정을 수행한 후, 탈수소 처리된 비정질 실리콘층을 소정의 방법으로 결정화한다. 이때, 비정질 실리콘층은 엑시머 레이저 결정화(excimer laser anneal: ELA)방법을 이용하여 결정화한다. 비정질 실리콘층이 폴리 실리콘층으로 결정화되면, 결정화된 폴리 실리콘층을 패터닝 하여 반도체층(23)을 형성한다. (도 2c) 이 후, 반도체층(23)을 포함하여 버퍼층(22) 상에는 게이트 절연층(24)을 형성한다. (도 2d)
게이트 절연층(24) 상에는 금속층(미도시)을 형성하고, 형성된 금속층을 패터닝하여 게이트 전극(25)을 형성한다. (도 2e) 그리고, 게이트 전극(24)을 마스크로서 사용하여 반도체층(23) 중 활성층(23a) 영역을 제외한 나머지 영역에 n타입 도판트(n+) 또는 p타입 도판트(p+)를 도핑하여 오믹 콘택층(23b)을 형성한다.
그 다음, 게이트 전극(25)과 반도체층(23)을 포함하여 버퍼층(22) 상에 층간 절연층(26)을 형성한다. 층간 절연층(26)을 형성한 후, 반도체층(23)에는 활성화 공정을 실시한다. 한편, 비정질 상태의 반도체층(23)을 결정화하여, 폴리 상태로 만들고, 폴리 상태인 반도체층(23)에 이온 샤워로 도핑하면 고에너지의 도판트가 격자와 충돌하면서 결정질의 실리콘 격자가 손상된다. 이에 의해, 반도체층(23)은 비정질 상태가 될 뿐만 아니라 도핑 원자가 침입형으로 존재하여 도판트의 기능을 하지 못하게 된다. 따라서, 다시 열처리를 하여 결정화 상태로 회복시키면서 도판트의 위치를 치환형으로 바꿔주는데 이 공정을 활성화라 한다. 이때 활성화 공정은 급속 열처리 방법(Rapid Thermal Anneals, RTA)을 이용해 500℃ 내지 650℃의 온도로 30초 내지 2분 동안 진행된다. 급속 열처리 방법(Rapid Thermal Anneals, RTA)은 IR lamp를 이용한 급속 가열 방법으로, 이 기술의 핵심은 금속 기판을 순간적으로 가열하였을 때 금속 왜곡점 이상의 온도에서도 수초 간은 금속 기판의 손상 없이 열 처리가 가능 하다는 현상에 근거한다. 이후, 층간 절연층(26)을 관통하여 오믹 콘택층(23b)을 노출시키는 콘택홀(27)을 형성한다
후속 공정으로 콘택홀(27)을 통해 오믹 콘택층(23b)과 전기적으로 접속되는 소스/ 드레인 전극(28a, 28b)을 형성한다. (도 2f)
상술한 바와 같은 박막 트랜지스터 제조 공정에서 반도체층(23)의 결정화 공정은 고온 열처리를 필요로 한다. 이때, 금속 기판(20)에서 기인하는 금속 이온등의 불순물이 반도체층(23)으로 확산되는 거리는 하기 [수학식1]과 같이 표현할 수 있다.
Figure 112005069623230-pat00001
(:단, x는 확산거리, D 0 는 상수, t는 확산 시간, T는 온도, E*는 에너지 장벽)
[수학식 1]을 통해, 확산 거리(x)는 온도(T)에 지수 적으로 비례하고, 시간(t)에는 1/2승으로 비례하는 것을 알 수 있다. 따라서, 결정화 공정을 실시하는 온도(T)와 시간(t)을 단축함으로써, 불순물의 확산 거리(x)를 줄일 수 있다.
도 3a 내지 도 3f 는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조 방법을 나타낸 도이다.
도 3a 내지 도 3f를 참조하여 설명하면, 본 발명에 따른 박막 트랜지스터는 먼저, 금속 기판(30)상에 확산 방지층(31)을 형성한다. 이때, 금속 기판(30)은 스테인리스강(SUS) 또는 티타늄(Ti)으로 형성되며, 확산 방지층(31)은 100nm 내지 400nm의 두께의 질화 티타늄(TiN)으로 형성된다.
확산 방지층(31)은 금속 기판(30)의 금속 이온 등의 불순물이 소정의 열처리 공정으로 인해 버퍼층(32)을 지나 반도체층(33)으로 확산 되는 현상을 방지하기 위해 형성된다. (도 3a) 이 후, 확산 방지층(31) 상에는 버퍼층(32)이 형성된다.
버퍼층(32)은 외부로부터의 열 등의 요인으로 인해 금속 기판(10)이 손상되 는 것을 방지하기 위해 형성된다. 한편, 버퍼층(32)을 단층으로 형성할 경우, 소정의 열처리 공정 시 금속 기판(30)의 금속 물질이 버퍼층(32)을 통과하여 반도체층(33)으로 확산 될 수 있으므로, 버퍼층(32) 복수 층으로 형성하여, 금속 물질이 버퍼층(32)을 쉽게 통과하지 못하도록 한다. 일례로, 버퍼층(32)은 제 1 산화 실리콘(SiO2)(32a)/제 1 질화 실리콘(SiNx)(32b)/제 2 산화 실리콘(32c)/제 2 질화 실리콘(32d)이 적층된 구조로 형성한다. 바람직하게는, 제 1 산화 실리콘(32a)은 200nm 내지 1um, 제 1 질화 실리콘(32b)은 50nm 내지 200nm, 제 2 산화 실리콘(32c)은 50nm 내지 1um, 제 2 질화 실리콘(32d)은 50nm 내지 200nm의 두께로 형성하며, 산화 실리콘과 질화 실리콘의 위치는 서로 바뀌어도 무방하다. (도 3b) 이 후, 형성되는 반도체층(33)(도 3c), 게이트 절연층(34)(도 3d), 게이트 전극(35)(도 3e), 층간 절연층(36) 및 소스 드레인 전극(37a, 37b)에 관한 설명은 도 2a 내지 도 2f를 참조한 설명과 같으므로 생략하기로 한다. (도 3f)
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명에 따른 박막 트랜지스터 및 그 제조 방법에 의하면, 확산 방지층과, 적어도 이중 이상의 구조로 적층된 버퍼층을 구비하고, 또한, 활성화 공정 온도와 공정 시간을 단축함으로써 반도체 층의 활성화 공정 시 기판의 금속 성분이 반도체층으로 확산 되는 현상을 방지하여 누설 전류를 개선할 수 있다.

Claims (12)

  1. 금속 기판;
    상기 금속 기판 상에 형성되며 금속 이온의 확산을 방지하기 위한 확산 방지층;
    상기 확산 방지층 상에 적어도 두 개의 절연물질이 적층되어 형성된 버퍼층;
    상기 버퍼층의 일 영역 상에 형성되고, 활성층과 오믹 콘택층을 포함하며, 상기 오믹 콘택층이 급속 열처리 방법으로 활성화되는 반도체층;
    상기 반도체층을 포함하는 상기 버퍼층 상에 형성되는 게이트 절연층;
    상기 게이트 절연층 상의 상기 활성층과 대응되는 영역에 형성되는 게이트 전극;
    상기 게이트 전극을 포함하는 상기 게이트 절연층 상에 형성되는 층간 절연층; 및
    상기 층간 절연층에 형성된 콘택홀을 통해 상기 오믹 콘택층과 접속되는 소스/드레인 전극을 포함하는 박막 트랜지스터.
  2. 제 1항에 있어서,
    상기 금속은 스테인리스강(SUS) 또는 티타늄(Ti)인 박막 트랜지스터.
  3. 제 1항에 있어서,
    상기 확산 방지층은 질화 티타늄(TiN)으로 구성되는 박막 트랜지스터.
  4. 제 3항에 있어서,
    상기 질화 티타늄(TiN)은 100nm 내지 400nm의 두께로 형성되는 박막 트랜지스터.
  5. 제 1항에 있어서,
    상기 버퍼층은 제1 산화 실리콘(SiO2)/제1 질화 실리콘(SiNx)이 적층된 구조인 박막 트랜지스터.
  6. 제 5항에 있어서,
    상기 제1 산화 실리콘은 200nm 내지 1um의 두께로 형성되는 박막 트랜지스터.
  7. 제 5항에 있어서,
    상기 제1 질화 실리콘은 50nm 내지 200nm의 두께로 형성되는 박막 트랜지스터.
  8. 제 5항에 있어서,
    상기 버퍼층은 상기 제1 산화 실리콘/제1 질화 실리콘 상에 제2 산화 실리콘(SiO2)/제2 질화 실리콘(SiNx)이 더 적층된 구조인 박막 트랜지스터.
  9. 제 8항에 있어서,
    상기 제2 산화 실리콘은 50nm 내지 1um의 두께로 형성되는 박막 트랜지스터.
  10. 제 8항에 있어서,
    상기 제2 질화 실리콘(SiNx)은 50nm 내지 200nm의 두께로 형성되는 박막 트랜지스터.
  11. 금속 기판 상에 금속 이온의 확산을 방지하기 위한 확산 방지층을 형성하는 단계;
    상기 확산 방지층 상에 적어도 두 개의 절연물질을 적층하여 버퍼층을 형성하는 단계;
    상기 버퍼층 상에 비정질 실리콘층을 형성한 후 상기 비정질 실리콘층을 결정화시키고, 소정의 형상으로 패터닝하여 반도체층을 형성하는 단계;
    상기 버퍼층과 상기 반도체층 상에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층의 일 영역 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극과 대응하는 영역을 제외한 나머지 영역의 상기 반도체층에 이온을 도핑하여 오믹 콘택층을 형성하는 단계;
    상기 게이트 전극을 포함하는 상기 게이트 절연층 상에 층간 절연층을 형성하는 단계;
    급속 열처리 방법으로 상기 반도체층을 활성화하는 단계; 및
    상기 오믹 콘택층의 일 영역이 노출되도록 상기 층간 절연층에 콘택홀을 형성하고, 상기 콘택홀을 통해 상기 오믹 콘택층과 접속되도록 소스/드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
  12. 제 11항에 있어서,
    상기 급속 열처리 방법은 500℃ 내지 650℃의 온도로, 적어도 30초 내지 2분 동안 진행하는 박막 트랜지스터 제조 방법.
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