JP4535921B2

JP4535921B2 - 薄膜トランジスタおよびその製造方法

Info

Publication number: JP4535921B2
Application number: JP2005102437A
Authority: JP
Inventors: 有親石田
Original assignee: Toshiba Mobile Display Co Ltd
Current assignee: Japan Display Central Inc
Priority date: 2005-03-31
Filing date: 2005-03-31
Publication date: 2010-09-01
Anticipated expiration: 2025-03-31
Also published as: JP2006286776A

Description

本発明は、チャネル領域の両側に低不純物濃度領域が設けられた薄膜トランジスタおよびその製造方法に関する。

近年、この種の薄膜トランジスタ（ＴＦＴ）が駆動回路として画像表示領域の周辺に設けられた液晶ディスプレイや、有機ＥＬ（ElectroLuminescence）ディスプレイは、これら画像表示領域にマトリクス状に設けられている画素の高密度化や、この画像表示領域の周辺部に設けられている周辺回路の機能増加に伴って、薄膜トランジスタの個数が増加している。さらに、この薄膜トランジスタの増加に伴って、画像表示領域の周辺部である額縁の幅が増加してしまい、この額縁幅の増加を防止するために、画像表示領域のパターンを縮小する必要がある。

そして、この種の薄膜トランジスタを備えた液晶ディスプレイとしては、絶縁性基板上にアンダーコート層が積層されており、このアンダーコート層上に半導体層が積層されている。この半導体層のチャネル領域の両側には、不純物が低濃度に注入されてドーピングされたＬＤＤ（Lightly Doped Drain）領域が設けられている。また、これらＬＤＤ領域の両側には、不純物が高濃度に注入されたソース領域およびドレイン領域が設けられている。さらに、この半導体層を含むアンダーコート層上にゲート絶縁膜が積層されており、この半導体層のチャネル領域に対向するゲート絶縁膜上にゲート電極が設けられている。

また、これらゲート電極を含むゲート絶縁膜上には、層間絶縁膜が積層されている。そして、この層間絶縁膜およびゲート絶縁膜には、半導体層のソース領域およびドレイン領域に貫通したコンタクトホールが形成されている。そして、半導体層のソース領域に連通したコンタクトホールを含む層間絶縁膜上にドレイン電極が積層されて設けられており、この半導体層のドレイン領域に貫通したコンタクトホールを含む層間絶縁膜上にソース電極が積層されて設けられて薄膜トランジスタとされた構成が知られている（例えば、特許文献１参照）。
特開平１１−２７４５０２号公報

しかしながら、上述した液晶ディスプレイにおいても、外形サイズを縮小するために薄膜トランジスタの半導体層の幅を縮小する必要がある。そして、この半導体層の幅を縮小するためには、コンタクトホールの間隔を縮小しなければならない。ところが、これらコンタクトホールの間隔を縮小した場合には、薄膜トランジスタの電流値のばらつきが急激に増加してしまう。

すなわち、これら薄膜トランジスタのコンタクトホールの間隔を縮小した場合には、これら薄膜トランジスタそれぞれのＬＤＤ領域とコンタクトホールとの間隔が狭くなる。そして、これらＬＤＤ領域とコンタクトホールとの間隔を狭くした薄膜トランジスタで、これらコンタクトホールを形成する際にマスクの合わせずれなどが発生した場合には、これらＬＤＤ領域のシート抵抗がソース領域やドレイン領域に比べて数１０Ω／ｃｍ^２〜数１００Ω／ｃｍ^２と大きいため、これらＬＤＤ領域の長さの変動によって引き出し抵抗が大幅に変動してしまうことになるから、薄膜トランジスタの電流値のばらつきが非常に大きくなってしまう。

そこで、この薄膜トランジスタの電流値のばらつきを防止するために、ＬＤＤ領域の端部からコンタクトホールまでの間に、コンタクトホール形成用のマスクの合わせずれの最大幅分だけＬＤＤ領域を大きく形成する。そして、これらコンタクトホール形成時に合わせずれが生じても引き出し抵抗の変化を少なくさせることも考えられるが、この場合にも、薄膜トランジスタの半導体層の外形サイズを縮小できないから、この半導体層を小さくすることが容易ではないという問題を有している。

本発明は、このような点に鑑みなされたもので、抵抗の変化が少なく半導体層を小さくできる薄膜トランジスタおよびその製造方法を提供することを目的とする。

本発明は、チャネル領域、このチャネル領域の両側に設けられた低不純物濃度領域、およびこれら低不純物濃度領域の両側に設けられ前記低不純物濃度領域より不純物の濃度が高い高不純物濃度領域を備えた半導体層と、この半導体層上に設けられた絶縁層と、前記半導体層のチャネル領域上に前記絶縁層を介して離間対向して設けられたゲート電極と、前記絶縁層に前記半導体層の高不純物濃度領域間の間隔より小さな間隔を互いに介して設けられ前記半導体層の低不純物濃度領域に一部が位置した状態でこれら低不純物濃度領域および高不純物濃度領域のそれぞれの少なくとも一部を開口した一対の開口部と、前記半導体層の高不純物濃度領域間の間隔より小さな間隔を互いに介して前記開口部を含む前記絶縁層上に設けられ前記半導体層の低不純物濃度領域に一部が位置した状態でこれら低不純物濃度領域および高不純物濃度領域のそれぞれに導通したソース電極およびドレイン電極とを具備したものである。

そして、半導体層上に設けた絶縁層に、半導体層の低不純物濃度領域に一部が位置した状態でこれら低不純物濃度領域および高不純物濃度領域のそれぞれの少なくとも一部を開口する一対の開口部を、半導体層の高不純物濃度領域間の間隔より小さな間隔を互いに介して設け、これら一対の開口部を含む絶縁層上に、半導体層の高不純物濃度領域間の間隔より小さな間隔を互いに介してソース電極およびドレイン電極を設けて、これらソース電極およびドレイン電極を低不純物濃度領域および高不純物濃度領域のそれぞれに導通させた。この結果、これらソース電極およびドレイン電極を設ける際にずれが生じた場合であっても、これらソース電極とドレイン電極の引き出し抵抗が、低不純物濃度領域の抵抗値となる。したがって、これらソース電極およびドレイン電極それぞれの引き出し抵抗の変化が少なくなる。また、半導体層の低不純物濃度領域に一部が位置した状態で、この半導体層の高不純物濃度領域間の間隔より小さな間隔を互いに介してソース電極およびドレイン電極を設けたことにより、これらソース電極およびドレイン電極の間が小さくなるので、半導体層が小さくなる。

本発明によれば、ソース電極およびドレイン電極にずれが生じても、これらソース電極とドレイン電極の引き出し抵抗は低不純物濃度領域の抵抗値であるから、これらソース電極およびドレイン電極それぞれの引き出し抵抗の変化を少なくできるとともに、これらソース電極およびドレイン電極の間を小さくできるので、半導体層を小さくできる。

以下、本発明の液晶ディスプレイの第１の実施の形態の構成を図１ないし図８を参照して説明する。

図１において、１は液晶ディスプレイとしての液晶ディスプレイ１で、この液晶ディスプレイ１は、平面表示装置であって、回路基板としての略矩形平板状のアクティブマトリクス型であるトップゲートタイプのアレイ基板２を備えている。このアレイ基板２は、略透明な矩形平板状の絶縁性基板としての透光性基板であるガラス基板３を有している。このガラス基板３の一主面である表面上には、シリコン窒化膜（ＳｉＮ_Ｘ）や酸化シリコン膜（ＳｉＯ_Ｘ）などにて構成された図示しないアンダーコート層が積層されて成膜されている。このアンダーコート層は、ガラス基板３上に形成される各素子への不純物の拡散を防止する。

そして、このアンダーコート層上には、画素回路用のスイッチング素子である複数のｎ型の薄膜トランジスタ（ＴＦＴ）４がマトリクス状に積層されて形成されている。これら薄膜トランジスタ４のそれぞれは、アンダーコート層上に形成された半導体層としての活性層５を備えている。この活性層５は、多結晶半導体としての膜厚５０ｎｍのポリシリコン層にて構成されている。なお、このポリシリコン層は、非単結晶半導体である非晶質半導体としての膜厚５０ｎｍのアモルファスシリコン層に、プラズマＣＶＤ（Chemical Vapor Deposition）法にてエキシマレーザ光を照射してレーザアニールして溶融再結晶化させることによって形成されている。

そして、この活性層５は、この活性層５の中央部に設けられたｐ⁻領域であるチャネル領域11を有している。このチャネル領域11の両側には、ｎ^＋領域である電極部としての高不純物濃度領域としてのソース領域12およびドレイン領域13のそれぞれが対向して設けられている。これらソース領域12およびドレイン領域13は、引き出し部としてのコンタクト領域であって、活性層５のチャネル領域11となる部分の両側に、所定の低加速電圧にて高濃度に不純物としてリン（Ｐ）を注入させたドーピングにて形成されている。

さらに、薄膜トランジスタ４のチャネル領域11とソース領域12およびドレイン領域13との間には、低不純物濃度領域としてのｎ⁻領域であるＬＤＤ（Lightly Doped Drain）部としてのＬＤＤ領域14,15が形成されている。これらＬＤＤ領域14,15は、ソース領域12およびドレイン領域13より不純物としてリン（Ｐ）が低濃度に注入されてドーピングされて構成されている。したがって、これらＬＤＤ領域は、ソース領域12およびドレイン領域13よりもシート抵抗が大きい。具体的に、これらＬＤＤ領域は、数１０Ω／ｃｍ^２から数１００Ω／ｃｍ^２程度のシート抵抗を有している。そして、これらＬＤＤ領域14,15は、ソース領域12およびドレイン領域13それぞれの内側であるとともにチャネル領域11の外側に位置する活性層５に、所定の高加速電圧にて低濃度に不純物を注入させたドーピングにて形成されている。

すなわち、これらＬＤＤ領域14,15は、各薄膜トランジスタ４のチャネル領域11の両側に連続して設けられている。また、これらＬＤＤ領域14,15の両側には、ソース領域12およびドレイン領域13が連続して設けられている。ここで、これらソース領域12およびドレイン領域13のそれぞれは、各ＬＤＤ領域14,15より不純物が高濃度にドーピングされて不純物の濃度が高く構成されている。

さらに、これらチャネル領域11、ソース領域12、ドレイン領域13およびＬＤＤ領域14,15のそれぞれを含むアンダーコート層上には、絶縁性を有するシリコン酸化膜にて構成されたゲート絶縁膜16が積層されて成膜されている。このゲート絶縁膜16は、第１の絶縁膜としてのゲート絶縁層であり、プラズマＣＶＤ法にて酸化シリコン（ＳｉＯ_２）が１００ｎｍほど積層されて構成されている。

また、各チャネル領域11に対向したゲート絶縁膜16上には、ゲート電極20が積層されて成膜されている。このゲート電極20は、チャネル領域11に離間対向して設けられており、各ＬＤＤ領域14,15の内側に設けられている。また、このゲート電極20は、モリブデン（Ｍｏ）やタングステン（Ｗ）、アルミニウム（Ａｌ）、あるいはこれらの合金など、例えばモリブデン−タングステン合金（ＭｏＷ合金）が３００ｎｍほど積層されて構成されている。また、このゲート電極20は、ゲート絶縁膜16を介して各薄膜トランジスタ４のチャネル領域11に対向しており、このチャネル領域11の幅寸法に略等しい幅寸法であるゲート長を有している。

さらに、各薄膜トランジスタ４のゲート電極20それぞれを含むゲート絶縁膜16上には、絶縁性を有する酸化シリコン膜にて構成された層間絶縁層としての層間絶縁膜21が積層されて成膜されている。この層間絶縁膜21は、第２絶縁層としての第２の絶縁膜であって、プラズマＣＶＤ法にて酸化シリコン（ＳｉＯ_２）膜が膜厚６００ｎｍほど積層されて構成されている。

そして、これら層間絶縁膜21およびゲート絶縁膜16には、これら層間絶縁膜21およびゲート絶縁膜16のそれぞれを貫通した導通部としての開口部である複数のコンタクトホール22,23が開口されて設けられている。これらコンタクトホール22,23は、図２に示すように、断面円形状に形成されたコンタクト部である。ここで、これらコンタクトホール22,23それぞれは、各薄膜トランジスタ４のゲート電極20の両側であるとともに、この薄膜トランジスタ４の各ＬＤＤ領域14,15とソース領域12およびドレイン領域13との間の引き出し部である境界部17,18上に設けられている。

具体的に、コンタクトホール22は、ＬＤＤ領域14およびソース領域12のそれぞれに導通して、境界部17近傍のＬＤＤ領域14およびソース領域12それぞれの一部を開口させている。同様に、コンタクトホール23は、ＬＤＤ領域15およびドレイン領域13のそれぞれに導通して、境界部18近傍のＬＤＤ領域15およびドレイン領域13それぞれの一部を開口させている。さらに、これらコンタクトホール22,23は、ソース領域12およびドレイン領域13のそれぞれからソース電極24およびドレイン電極25を引き出すために設けられている。

そして、コンタクトホール22は、ソース領域12とＬＤＤ領域14との間の境界部17が、このコンタクトホール22の中途に位置するように一定の間隔を介して設けられている。また、コンタクトホール23は、ドレイン領域13とＬＤＤ領域15との間の境界部18が、このコンタクトホール23の中途に位置するように設けられている。具体的に、これらコンタクトホール22,23は、ソース領域12またはドレイン領域13の内側からＬＤＤ領域14,15の外側に向けて、これらコンタクトホール22,23の直径の約４分の１ほどずれた位置に設けられている。

また、これらコンタクトホール22,23は、ソース領域12またはドレイン領域13とＬＤＤ領域14,15とを跨った境界部17,18上に設けられている。すなわち、これらコンタクトホール22,23は、ＬＤＤ領域14,15とソース領域12あるいはドレイン領域13との間の境界部17,18を跨った状態で、これらコンタクトホール22,23の一部がＬＤＤ領域14,15上に位置するように設けられている。

ここで、これらコンタクトホール22,23は、これらコンタクトホール22,23の互いの内縁間の間隔Ａが、ゲート電極20の端部からの合わせずれ分のみの間隔をもって配置されている。言い換えると、ＬＤＤ領域14,15は、コンタクトホール22,23の合わせずれが生じてもソース電極24およびドレイン電極25からの引き出し抵抗が変化しないように構成されている。すなわち、これらＬＤＤ領域14,15は、チャネル領域11の両側に位置する左右のＬＤＤ領域14,15の長さとしての幅寸法であるＬＤＤ長の合計が、コンタクトホール22,23の間隔からゲート電極20のゲート長から引いた長さ寸法に設置されている。

また、コンタクトホール22,23の内側縁間の間隔Ａは、図２に示すように、ＬＤＤ領域14,15の互いの外側縁間であるとともにソース領域12とドレイン領域13との互いの内側縁間である間隔Ｂより小さく構成されている。さらに、これらコンタクトホール22,23間の間隔Ａは、ＬＤＤ領域14,15の互いの内側縁間であるとともにゲート電極20のゲート長である間隔Ｃより大きく構成されている。また、これらコンタクトホール22,23の互いの中心間の間隔Ｄは、間隔Ａより大きく、ソース領域12とドレイン領域13との互いの外側縁間の間隔Ｅより小さく構成されている。さらに、これらコンタクトホール22,23の互いの外側縁間の間隔Ｆもまた、間隔Ａより大きく、間隔Ｅより小さく構成されている。そして、これらコンタクトホール22,23の半径Ｒは、活性層５の幅寸法Ｗの約３分の２程度の大きさとされている。

さらに、各薄膜トランジスタ４のソース領域12と、このソース領域12の内側に位置するＬＤＤ領域14との境界部17に連通したコンタクトホール22には、信号線であるソース電極24がそれぞれ積層されて設けられている。これらソース電極24は、コンタクトホール22を介して薄膜トランジスタ４のソース領域12およびＬＤＤ領域14のそれぞれに電気的に接続されて導通されている。

また、図１に示すように、各薄膜トランジスタ４のドレイン領域13と、このドレイン領域13の内側に位置するＬＤＤ領域15との境界部18に連通したコンタクトホール23には、信号線であるドレイン電極25がそれぞれ積層されて設けられている。これらドレイン電極25は、コンタクトホール23を介して薄膜トランジスタ４のドレイン領域13およびＬＤＤ領域15のそれぞれに電気的に接続されて導通されている。

そして、各薄膜トランジスタ４のソース電極24およびドレイン電極25のそれぞれを含む層間絶縁膜21上には、これら薄膜トランジスタ４を覆うように窒化シリコン（ＳｉＮ）膜にて構成された保護膜としてのパッシベーション膜26が積層されて成膜されている。このパッシベーション膜26には、このパッシベーション膜26を貫通してソース電極24の少なくとも一部を開口させた導通部としてのコンタクトホール27が設けられている。このコンタクトホール27は、薄膜トランジスタ４のソース電極24に連通している。

さらに、このコンタクトホール27を含むパッシベーション膜26上には、薄膜トランジスタ４にて制御される画素電極28が積層されて成膜されている。この画素電極28は、コンタクトホール27を介して薄膜トランジスタ４のドレイン電極25に電気的に接続されて導通されている。さらに、この画素電極28を含んだパッシベーション膜26上には、配向膜29が積層されて成膜されている。

一方、アレイ基板２に対向してコモン基板としての矩形平板状の対向基板31が配設されている。この対向基板31は、略透明な矩形平板状の絶縁性基板であるガラス基板32を備えている。このガラス基板32のアレイ基板２に対向した側の一主面には、コモン電極としての対向電極33が積層されて成膜されて設けられている。また、この対向電極33上には配向膜34が積層されて成膜されている。そして、この対向基板31の配向膜34とアレイ基板２の配向膜29との間には、光変調層として液晶層36が形成されている。

さらに、アレイ基板２における対向基板31が対向して配設された側の反対側には、背面光源としての図示しないバックライトが対向して配設されている。このバックライトは、面状の光をアレイ基板２に入射させて、このアレイ基板２上の薄膜トランジスタ４による画素電極28の制御によって、このアレイ基板２上に表示される画像を目視可能にする。

次に、上記第１の実施の形態の液晶ディスプレイの製造方法を説明する。

まず、ガラス基板３上にアンダーコート層を形成してから、このアンダーコート層上にプラズマＣＶＤ法にて非晶質半導体層である膜厚５０ｎｍの図示しないアモルファスシリコン膜を堆積する。

この後、このアモルファスシリコン膜にエキシマレーザ光を照射してレーザアニールして、このアモルファスシリコン膜を溶融再結晶化させて膜厚５０ｎｍのポリシリコンにしてから、図３に示すように、ドライエッチングにてパターニングして島状の活性層５とする。

次いで、この活性層５上に図示しないレジスト層を塗布して形成した後、このレジスト層をテトラフルオロメタン（ＣＦ_４）ガスでドライエッチングしてパターニングして、活性層５の中央部であるチャネル領域11およびＬＤＤ領域14,15となる部分上に、エッチングのためのレジストマスク42を形成する。

この状態で、このレジストマスク42をマスクとして、図４示すように、例えばリン（Ｐ）などのドーパントである不純物を、イオンドープ法にて活性層５のソース領域12およびドレイン領域13となる部分にイオンドーピングしてｎ^＋領域とし、薄膜トランジスタ４のソース領域12およびドレイン領域13のそれぞれを形成する。

この後、各活性層５上のレジストマスク42をエッチングにて剥離して取り除く。

次いで、各活性層５を含むアンダーコート層上の一面に、プラズマＣＶＤ法などにて膜厚１００ｎｍのゲート絶縁膜16を形成する。

この後、このゲート絶縁膜16上の一面に、例えばモリブデン−タングステン（ＭｏＷ）合金をスパッタにて成膜してからドライエッチングにてパターニングして、図５に示すように、活性層５のチャネル領域11となる部分上に、膜厚３００ｎｍのゲート電極20を形成する。

このとき、このゲート電極20は、高濃度に不純物を注入した領域より１周り小さくパターニングされて、レジストマスク42の幅寸法より小さなゲート長に形成する。

この状態で、図６に示すように、このゲート電極20を用いたセルフアライン方式にて、ゲート電極20をマスクとして活性層５の各ＬＤＤ領域14,15となる部分、ソース領域12およびドレイン領域13のそれぞれにリン（Ｐ）などのドーパントである不純物を、イオンドープ法にてイオンドーピングしてｎ⁻領域とし、薄膜トランジスタ４の各ＬＤＤ領域14,15を形成する。

このとき、これらＬＤＤ領域14,15間に位置する活性層５がチャネル領域11となる。

次いで、これらソース領域12、ドレイン領域13およびＬＤＤ領域14,15中のそれぞれの不純物を、５００℃の温度で１時間、熱アニールにて活性化する。

この後、ゲート電極20を含むゲート絶縁膜16上の一面にプラズマＣＶＤ法にて膜厚６００ｎｍの層間絶縁膜21を成膜した後、図７に示すように、この層間絶縁膜21およびゲート絶縁膜16に図示しないフォトマスクを用いて間隔Ａを介してコンタクトホール22,23を形成して、ソース領域12およびＬＤＤ領域14の境界部17と、ドレイン領域13およびＬＤＤ領域15の境界部18のそれぞれを露出させる。

この状態で、これらコンタクトホール22,23を含む層間絶縁膜21上の一面に、膜厚５００ｎｍの金属膜を成膜した後、図８に示すように、この金属膜をパターニングしてソース電極24およびドレイン電極25のそれぞれを形成し、液晶ディスプレイ１の薄膜トランジスタ４を完成する。

さらに、図１に示すように、これらソース電極24およびドレイン電極25それぞれを含む層間絶縁膜21上にパッシベーション膜26を形成した後、このパッシベーション膜26にコンタクトホール27を形成して、薄膜トランジスタ４のドレイン電極25を露出させる。

この状態で、このコンタクトホール27を含むパッシベーション膜26上に画素電極28を形成した後、この画素電極28を含むパッシベーション膜26上に配向膜29を形成してアレイ基板２を完成する。

さらに、このアレイ基板２の配向膜29側に、対向基板31の配向膜34側を対向させて取り付けた後、これらアレイ基板２の配向膜29と対向基板31の配向膜34との間に液晶層36が介挿させて形成された液晶ディスプレイ１を完成する。

この後、この液晶ディスプレイ１のアレイ基板２の裏面側にバックライトを対向させて取り付ける。

上述したように、上記第１の実施の形態によれば、各薄膜トランジスタ４の不純物を高濃度にドープしたソース領域12およびドレイン領域13間の間隔Ｂより小さな間隔Ａを介してコンタクトホール22,23を形成して、各薄膜トランジスタ４の不純物を低濃度にドープしたＬＤＤ領域14,15とソース領域12およびドレイン領域13との境である境界部17,18のそれぞれをコンタクトホール22,23にて露出させる。そして、これらコンタクトホール22,23を含む層間絶縁膜21上に積層されたソース電極24およびドレイン電極25のそれぞれを、ソース領域12またはドレイン領域13およびＬＤＤ領域14,15の間の境界部17,18上に積層させた。

この結果、各ＬＤＤ領域14,15のＬＤＤ長の合計（Ａ−Ｃ）が、コンタクトホール22,23を形成する際のフォトマスクのコンタクトホール22,23の間隔Ａからゲート電極20のゲート長である間隔Ｃを引いた値で定まる。このため、このフォトマスクがずれてコンタクトホール22,23が形成された場合、すなわちこれらコンタクトホール22,23を形成するときに合わせずれが生じた場合であっても、これらコンタクトホール22,23内に形成されるソース電極24およびドレイン電極25の引き出し抵抗がＬＤＤ領域14,15の抵抗値となる。したがって、これらソース電極24およびドレイン電極25それぞれの引き出し抵抗の変化を少なくできるとともに、コンタクトホール22,23形成時の合わせずれに対する薄膜トランジスタ４の電流値の変動も少なくできる。

また、ＬＤＤ領域14,15とソース領域12およびドレイン領域13と間の境界部17,18上にコンタクトホール22,23を設けて、これらコンタクトホール22,23を含む層間絶縁膜21上にソース電極24およびドレイン電極25を積層させたことにより、これらコンタクトホール22,23の間隔Ａが大幅に短縮されてＬＤＤ領域14,15間のＬＤＤ幅である間隔Ｂより小さくなる。したがって、これらＬＤＤ領域14,15を備えた活性層５の外形サイズを小さくできるので、この活性層５を備えた薄膜トランジスタ４の外形サイズを縮小できる。

なお、上記第１の実施の形態では、各薄膜トランジスタ４のコンタクトホール22,23を断面円形状に形成したが、図９および図１０に示す第２の実施の形態のように、これらコンタクトホール22,23を形成することもできる。そして、これらコンタクトホール22,23は、図９に示すように、一辺の長さＬが、活性層５の幅寸法Ｗの約３分の２程度に形成されている。

さらに、これらコンタクトホール22,23は、これらコンタクトホール22,23のレジストパターン形成時に、図１０に示すフォトマスク51が用いられて設けられている。このフォトマスク51には、各コンタクトホール22,23の大きさに等しく、これらコンタクトホール22,23間の間隔Ａと等しい間隔で互いに離間された一対の開口部52,53が形成されている。これら開口部52,53は、各コンタクトホール22,23の断面形状に等しい正方形状に形成されている。

この結果、これらコンタクトホール22,23を断面正方形状にすることによって、上記第１の実施の形態と同様の作用効果を奏することができる。さらに、これらコンタクトホール22,23を介したソース電極24およびドレイン電極25間の引き出し抵抗の変化をより小さくでき、これらコンタクトホール22,23形成時の合わせずれに対する薄膜トランジスタ４の電流値の変動もより少なくできる。

なお、上記各実施の形態において、ソース領域12、ドレイン領域13およびＬＤＤ領域14,15へ注入する不純物を、例えばボロン（Ｂ）などにすることによって、上記各実施の形態と同様の作用効果を有するＰ型の薄膜トランジスタを形成することもできる。

さらに、液晶ディスプレイ１のアレイ基板２に用いられる薄膜トランジスタ４について説明したが、光変調層として有機ＥＬ（ElectroLuminescence）素子を用いた有機ＥＬディスプレイに用いられる薄膜トランジスタであっても、対応させて用いることができる。

本発明の薄膜トランジスタの第１の実施の形態を示す説明断面図である。同上薄膜トランジスタを示す説明平面図である。同上薄膜トランジスタの半導体層を形成した状態を示す説明断面図である。同上薄膜トランジスタの高不純物濃度領域を形成する状態を示す説明断面図である。同上薄膜トランジスタのゲート電極を形成した状態を示す説明断面図である。同上薄膜トランジスタの低不純物濃度領域を形成する状態を示す説明断面図である。同上薄膜トランジスタの絶縁層に一対の開口部を形成した状態を示す説明断面図である。同上薄膜トランジスタを形成した状態を示す説明断面図である。本発明の薄膜トランジスタの第２の実施の形態を示す説明平面図である。同上薄膜トランジスタの開口部を形成する際に用いるマスクを示す説明平面図である。

符号の説明

４薄膜トランジスタ
５半導体層としての活性層
11 チャネル領域
12 高不純物濃度領域としてのソース領域
13 高不純物濃度領域としてのドレイン領域
14,15 低不純物濃度領域としてのＬＤＤ領域
16 絶縁層としてのゲート絶縁膜
20 ゲート電極
21 層間絶縁層である層間絶縁膜
22,23 開口部としてのコンタクトホール
24 ソース電極
25 ドレイン電極
42 レジストとしてのレジストマスク
Ａ間隔
Ｂ間隔

Claims

チャネル領域、このチャネル領域の両側に設けられた低不純物濃度領域、およびこれら低不純物濃度領域の両側に設けられ前記低不純物濃度領域より不純物の濃度が高い高不純物濃度領域を備えた半導体層と、
この半導体層上に設けられた絶縁層と、
前記半導体層のチャネル領域上に前記絶縁層を介して離間対向して設けられたゲート電極と、
前記絶縁層に前記半導体層の高不純物濃度領域間の間隔より小さな間隔を互いに介して設けられ前記半導体層の低不純物濃度領域に一部が位置した状態でこれら低不純物濃度領域および高不純物濃度領域のそれぞれの少なくとも一部を開口した一対の開口部と、
前記半導体層の高不純物濃度領域間の間隔より小さな間隔を互いに介して前記開口部を含む前記絶縁層上に設けられ前記半導体層の低不純物濃度領域に一部が位置した状態でこれら低不純物濃度領域および高不純物濃度領域のそれぞれに導通したソース電極およびドレイン電極と
を具備したことを特徴とした薄膜トランジスタ。
半導体層を形成し、
この半導体層の中央部上にレジストを形成し、
このレジストをマスクとして前記半導体層の両側に不純物を高濃度に注入して高不純物濃度領域を形成し、
前記レジストを取り除き、
前記半導体層上に絶縁層を形成し、
前記半導体層の中央部に対向した前記絶縁層上に前記レジストの幅寸法より小さな幅寸法のゲート電極を形成し、
このゲート電極をマスクとして前記半導体層の両側に不純物を低濃度に注入して前記高不純物濃度領域それぞれの内側に低不純物濃度領域を形成するとともに、これら低不純物濃度領域間の半導体層をチャネル領域とし、
前記ゲート電極を含む絶縁層上に層間絶縁層を形成し、
これら層間絶縁層および絶縁層を貫通して前記半導体層の低不純物濃度領域に一部が位置した状態で前記高不純物濃度領域および低不純物濃度領域のそれぞれの少なくとも一部を開口させる一対の開口部を、前記高不純物濃度領域の間の間隔より小さな間隔を互いに介して形成し、
この開口部を含む前記層間絶縁層上に前記高不純物濃度領域および低不純物濃度領域のそれぞれに導通したソース電極およびドレイン電極を形成する
ことを特徴とした薄膜トランジスタの製造方法。