KR20070072208A - 폴리실리콘 박막트랜지스터를 이용한 액정표시장치 및 그제조 방법 - Google Patents

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Abstract

본 발명은 스토리지 캐패시터의 용량을 늘리면서 고 해상도 및 고 개구율을 구현할 수 있는 폴리실리콘 박막트랜지스터를 이용한 액정표시장치 및 그 제조 방법을 개시한다.
개시된 본 발명의 액정표시장치는 박막트랜지스터 및 스토리지 전극의 설계 구조를 변경하여 단위 픽셀 내 치수가 작은 폴리실리콘 박막트랜지스터 및 스토리지 캐패시터의 용량은 늘리면서 단위 픽셀 내 치수가 작은 스토리지 전극을 형성함으로써 고 해상도 및 고 개구율을 구현하고, 이를 통한 휘도 향상으로 고품질의 패널을 구현할 수 있다.
폴리실리콘 TFT, 액정표시장치, 고 해상도, 고 개구율, 스토리지 캐패시터

Description

폴리실리콘 박막트랜지스터를 이용한 액정표시장치 및 그 제조 방법{Liquid crystal display device using poly-silicon TFT and fabrication method thereof }
도 1은 종래의 탑 게이트형 듀얼 LDD 구조가 채용된 폴리실리콘 박막트랜지스터를 포함하는 액정표시장치용 어레이 기판의 단위 픽셀에 대한 평면도.
도 2는 도 1을 I-I'로 절취한 단면도.
도 3은 본 발명에 따른 탑 게이트형 듀얼 LDD 구조가 채용된 폴리실리콘 박막트랜지스터를 포함하는 액정표시장치용 어레이 기판의 단위 픽셀에 대한 평면도.
도 4는 도 3을 Ⅱ-Ⅱ'로 절취한 단면도.
도 5a 내지 도 5h는 본 발명에 따른 탑 게이트형 듀얼 LDD 구조가 채용된 폴리실리콘 박막트랜지스터를 포함하는 액정표시장치용 어레이 기판의 제조 방법을 설명하기 위한 공정단면도.
<도면의 주요부분에 대한 부호 설명>
300 : 기판 310, 315, 316 : 제 1, 2, 3 반도체층
320 : 게이트 절연막 325n, 325n-1 : 게이트 라인
330 : 게이트 전극 335 : 스토리지 라인
336 : 게이트 전극층 340 : 층간절연막
345n, 345n-1 : 데이터 라인 350 : 소스 전극
360 : 제 1 드레인 전극 365 : 제 2 드레인 전극
370 : 보호층 380 : 화소 전극
C'st : 제 1 스토리지 캐패시터 C"st : 제 2 스토리지 캐패시터
C'"st : 제 3 스토리지 캐패시터 C""st : 제 4 스토리지 캐패시터
본 발명은 폴리실리콘 박막트랜지스터(poly-silicon TFT)를 이용한 액정표시장치 및 그 제조 방법에 관한 것으로, 특히 고 해상도 및 고 개구율을 구현할 수 있는 액정표시장치 및 그 제조 방법을 제공한다.
일반적으로 액정표시장치(Liquid Crystal Display Device;LCD)는 표시장치의 화면을 이루는 개개의 화소에 연결되는 스위칭 소자로서의 박막트랜지스터(Thin Film Transistor;TFT)를 형성하고, 상기 박막트랜지스터를 이용하여 화소 전극 전위를 조절하는 방식으로 구동된다. 상기 박막트랜지스터는 반도체 박막을 이용하여 대개 유리기판 상에 형성되며, 반도체 박막으로 폴리실리콘(poly silicon)을 사용한 것이 폴리실리콘 박막트랜지스터이다.
상기 폴리실리콘은 비정질 실리콘(amorphous silicon)에 비해 캐리어(carrier)의 이동도가 훨씬 크다. 따라서, 구동회로용 IC를 위한 트랜지스터 소자를 유리기판 상에 화소 전극을 위한 스위칭 박막트랜지스터와 함께 형성할 수 있으 며, 이에 따라 LCD 제작에 있어서 모듈 공정의 비용이 절감될 수 있고 동시에 완성될 LCD의 사용 소비전력 역시 낮춰질 수 있다.
일반적으로 상기 박막트랜지스터에 사용되는 반도체 박막을 폴리실리콘 박막으로 형성하기 위해서는 순수 비정질 실리콘(Intrinsic amorphous silicon)을 소정의 방법 즉, 절연 기판에 플라즈마화학기상증착(plasma enhanced chemical vapor deposition;PECVD)이나 저압화학기상증착(low pressure chemical vapor deposition;LPCVD) 방법으로 비정질 실리콘 막을 증착한 후, 이를 다시 결정화하는 방법을 사용했다.
이와 같은 제조 방법으로 제작된 폴리실리콘을 액티브 채널로 사용할 경우에는, 게이트 전극이 반도체층의 상부에 위치한 코플라나형(coplanar type) 박막트랜지스터 즉, 탑 게이트형(top gate type) 박막트랜지스터를 어레이 기판에 구성하는 것이 일반적이다.
도 1은 종래의 탑 게이트형 듀얼 게이트 구조가 채용된 폴리실리콘 박막트랜지스터를 포함하는 액정표시장치용 어레이 기판의 단위 픽셀에 대한 평면도이고, 도 2는 도 1을 I-I'로 절취한 단면도이다.
도 1 및 도 2를 참조하면, n형 TFT 영역, 스토리지 영역을 구비하는 유리 기판(100) 상의 전면에 걸쳐 고온에서 상기 유리 기판(100)에서 유출되는 불순물로부터 후속 공정에서 형성되는 제 1, 2 반도체층(110, 115)을 보호하기 위한 버퍼층(105;Buffer Layer)이 형성되어 있다.
상기 버퍼층(105) 상의 n형 TFT 영역에는 고농도 n형 불순물이 주입된 소스 영역 및 드레인 영역(110a, 110c), 상기 소스 영역 및 드레인 영역(110a, 110c) 사이에 개재되며 불순물이 주입되지 않은 채널 영역(110b) 및 저농도 n형 불순물이 주입된 NLDD(lightly doped drain) 영역을 포함하는 제 1 반도체층(110)이 형성되어 있다.
상기 스토리지 영역에는 상기 제 1 반도체층(110)의 드레인 영역(110c)과 일체형으로 연결되며 불순물이 주입된 제 2 반도체층(115)이 형성되어 있다.
이때, 상기 제 1, 2 반도체층(110, 115)은 비정질 실리콘(a-Si:H) 막이 증착 후 결정화된 폴리실리콘(Si:H) 막으로 형성되어 있다.
다음으로, 상기 제 1, 2 반도체층(110, 115) 상의 기판(100) 전면에 걸쳐 게이트 절연막(120)이 형성되어 있고, 상기 게이트 절연막(120) 상에는 게이트 라인(125n, 125n-1)이 형성되어 있고, 상기 게이트 라인(125n)과 연결되어 상기 제 1 반도체층(110)의 채널 영역(110b)과 대응되는 영역에는 제 1 게이트 전극(130a)과 제 2 게이트 전극(130b)으로 이루어진 듀얼 게이트 전극(130)이 형성되어 있다.
상기 게이트 전극(130) 및 게이트 라인(125n, 125n-1)과 동일층에는 상기 게이트 라인(125n)과 소정 간격 이격되어 평행한 스토리지 라인(135)이 형성되어 있다. 상기 스토리지 영역의 상기 스토리지 라인(135)은 상기 불순물이 주입된 제 2 반도체층(115)과 중첩되며, 상기 스토리지 라인(135)과 상기 제 2 반도체층(115)이 중첩되는 영역에는 제 1 스토리지 캐패시터(C'st;Storage Capacitor)가 형성된다.
다음으로, 상기 게이트 전극(130), 게이트 라인(125n, 125n-1) 및 스토리지 라인(135) 상에는 기판(100) 전면에 걸쳐 층간절연막(140)이 형성되어 있고, 상기 nTFT 영역의 반도체층(110)의 소스 영역 및 드레인 영역(110a, 110c)과 대응되는 층간절연막(140) 및 게이트 절연막(120)이 식각되어 형성된 제 1 콘택홀(143)을 통해 상기 소스 영역 및 드레인 영역(110a, 110b)과 전기적으로 연결되는 소스 전극 및 제 1 드레인 전극(150, 160)이 형성되어 있다.
또한, 상기 스토리지 영역에는 상기 제 1 드레인 전극(160)과 일체형으로 연결되며, 상기 스토리지 라인(135)과 소정 영역 중첩된 제 2 드레인 전극(165)이 형성되어 있다. 상기 스토리지 라인(135)과 상기 제 2 드레인 전극(165)이 중첩되는 영역에는 상기 층간절연막(140)을 매개로 하여 제 2 스토리지 캐패시터(C"st)가 형성된다.
그리고, 상기 n형 TFT 영역의 상기 기판(100) 상에 형성된 제 1 반도체층(110), 게이트 전극(130), 소스 전극 및 제 1 드레인 전극(150, 160)은 박막트랜지스터(T)로 형성되며, 액정에 신호전압을 인가하고 차단하는 스위칭 소자이다.
여기서, 상기 듀얼 게이트 전극(130)은 상기 소스 전극 및 제 1 드레인 전극(150, 160) 사이에 직렬로 형성되어 저항을 크게 함으로써 상기 소스 전극 및 제 1 드레인 전극(150, 160)의 오프(off) 전류를 낮추는 역할을 한다.
다음으로, 상기 소스 전극(150)과 연결되어 제 1 방향으로 데이터 라인(145n, 145n-1)이 형성되어 있고, 상기 데이터 라인(145n, 145n-1)과 교차하여 제 2 방향으로 형성된 게이트 라인(125n, 125n-1)에 의해 단위 픽셀(P)이 정의된다.
상기 데이터 라인(145n)은 상기 스토리지 라인(135)과 소정 영역 중첩되며, 상기 스토리지 라인(135)과 데이터 라인(145n)이 중첩되는 영역에는 상기 층간절연 막(140)을 매개로 하여 제 3 스토리지 캐패시터(C'"st)가 형성된다.
여기서, 상기 제 3 스토리지 캐패시터(C'"st)의 스토리지 상부전극은 상기 데이터 라인(145n)이고, 스토리지 하부전극은 스토리지 라인(135)이다.
즉, 상기 스토리지 영역에는 제 2 반도체층(115), 게이트 절연막(120), 스토리지 라인(135), 층간절연막(140)과 제 2 드레인 전극(160) 및 데이터 라인(145n)이 차례대로 증착되어 소정 영역 중첩되어, 제 1, 2 및 3 스토리지 캐패시터(C'st, C"st, C'"st )가 형성되며, 제 1, 2 및 3 스토리지 캐패시터(C'st, C"st, C'"st)를 합한 값이 전체 스토리지 캐패시터(Cst)가 된다.
상기 소스 전극 및 제 1 드레인 전극(150, 160), 제 2 드레인 전극(165) 및 데이터 라인(145n, 145n-1)을 포함한 기판(100) 전면에 걸쳐 보호층(170)이 형성되어 있다.
상기 스토리지 영역에는 상기 제 2 드레인 전극(165)과 대응되는 영역의 보호층(170)이 식각된 제 2 콘택홀(175)을 통해 상기 제 2 드레인 전극(160)과 전기적으로 연결되는 투명한 화소 전극(180)이 형성되어 있다.
따라서, 상기 듀얼 게이트 전극(130)에 하이 레벨의 전압이 인가되어 듀얼 게이트 전극(130)이 턴 온(turn on) 되고, 상기 소스 전극(150)에 데이터 전압이 인가되는 경우, 상기 채널 영역(110b)이 도통되게 되므로 상기 소스 전극(150)으로 인가된 데이터 전압이 상기 채널 영역(110b)을 경유하여 상기 제 1 드레인 전극(160)으로 공급되게 된다. 이 후, 상기 제 1 드레인 전극(160)으로 공급된 전압은 화소 전극(180)으로 공급되어 액정 셀에 전압을 인가하고, 도시되지 않았으나 공통 배선으로부터 공통전극으로 인가된 전압에 의해 액정 셀에 전압이 인가되어 액정 셀을 구동시켜 영상을 표시하게 된다.
상기 스토리지 영역의 스토리지 라인(135)에는 스토리지 전압이 인가되며, 상기 전체 스토리지 캐패시터(Cst)는 상기 화소 전극(180)에 인가된 신호전압을 일정시간 이상 유지시켜주는 역할을 한다.
도면으로 도시되지는 않았으나, 상기 액정표시장치는 SOP(System On Panel)로 형성되므로, pTFT 영역에 p형 불순물이 주입된 pTFT가 형성되어 있다.
종래의 액정표시장치의 어레이를 설계하는 경우에 단위 픽셀에 대한 구조와 형태를 고려하여 설계하게 되는데, 전술한 바와 같은 구성에서 TFT 소자가 형성되는 부분을 보게 되면 소스 전극과 제 1 드레인 전극으로 게이트가 형성되는 것을 볼 수 있다.
그러나, 상기 듀얼 게이트 전극이 제 1 반도체층의 소스 영역 및 드레인 영역 사이의 채널 영역 상에 대응되어 형성됨으로써 박막트랜지스터(T)의 치수(dimension)가 증가된다.
또한, 상기 소스 전극 및 제 1 드레인 전극을 상기 제 1 반도체층의 소스 영역 및 드레인 영역과 전기적으로 연결시키기 위해 형성되는 콘택홀들이 상기 게이트 라인과 장방향으로 형성됨으로써 제 1 반도체층, 소스 전극 및 제 1 드레인 전극이 차지하는 면적이 넓어지게 되어 박막트랜지스터(T)의 치수가 더욱 증가된다.
상기 액정표시장치에는 화소 전극에 인가된 신호전압을 일정시간 이상 유지시켜주는 역할을 하는 스토리지 캐패시터를 형성하기 위해 일정 크기 이상의 스토 리지 전극이 형성되어야 한다.
이러한 치수로 설계된 TFT 소자와 스토리지 전극은 단위 픽셀 내에 개구부를 감소시켜 휘도 저하를 초래하여 패널의 화질을 떨어뜨리는 문제점이 있다.
고 개구율을 얻기 위해서는 개구율에 많은 감소가 이루어지는 스토리지 전극의 면적을 줄여야 한다. 그러나 단순히 스토리지 전극의 면적을 줄이게 되면 액정을 동작시키는데 있어 큰 문제를 일으켜 화질의 왜곡현상이 발생된다.
또한, 개구율을 향상시키기 위해 데이터 라인을 따라서 스토리지 전극을 형성하게 되면 상기 제 1 반도체층과 데이타 전극 간에 기생 캐패시터가 발생하게 되어 화질에 좋지 못한 플리커(flicker)나 크로스 토크(cross talk)와 같은 현상을 발생시킨다.
상기 TFT 소자의 형상은 도트 피치(Dot Pitch)가 크고 고 해상도 및 고 개구율이 필요하지 않은 모델에 있어서는 상기한 바와 같은 설계 룰(rule)을 적용하더라도 원하는 사양의 화질을 얻을 수 있기 때문에 문제가 되지 않지만, 휘도 향상이 매우 필요한 고 해상도 및 고품질의 제품에 적용하기에는 설계적으로 불가능하게 된다.
즉, 기존의 설계 룰을 이용하여서는 좀처럼 개구율 확보가 어려우므로, 디자인 룰(design rule)의 변경 없이 기존 방식과 다르게 TFT 소자나 스토리지 전극의 형태를 변경하여 고 해상도 및 고 개구율을 구현할 수 있는 새로운 설계 룰이 필요하다.
본 발명은 단위 픽셀 설계에 있어서 스토리지 캐패시터의 변화없이 박막트랜지스터 및 스토리지 전극의 설계 구조를 변경하여 고 해상도 및 고 개구율을 구현할 수 있는 폴리실리콘 박막트랜지스터를 이용한 액정표시장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명에 따른 폴리실리콘 박막트랜지스터 를 이용한 액정표시장치는, 제 1 방향 및 제 2 방향으로 교차하여 화소 영역을 정의하는 게이트 라인 및 데이터 라인; 상기 게이트 라인과 일정 간격 이격되어 형성된 스토리지 라인; 상기 데이터 라인과 소정 영역 중첩된 소스 영역과, 상기 화소 영역의 양측에 상기 데이터 라인과 나란하게 연장되는 드레인 영역을 포함하는 반도체층; 상기 반도체층을 포함한 기판 전면에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성되며 상기 반도체층의 채널 영역에 대응되어 형성된 게이트 전극; 상기 화소 영역의 양측에 형성된 반도체층과 비대칭으로 소정 영역 중첩되어 형성된 게이트 전극층; 상기 게이트 전극 및 게이트 전극층을 포함한 기판 전면에 걸쳐 형성된 층간절연막; 상기 층간절연막 상에 형성되며 상기 반도체층의 소스 영역과 연결되는 소스 전극, 상기 반도체층의 드레인 영역과 연결되며 그 일부분이 상기 스토리지 라인과 중첩되어 형성된 드레인 전극; 및 상기 드레인 전극과 연결되는 화소 전극;을 포함한다.
또한, 상기한 목적을 달성하기 위하여 본 발명에 따른 폴리실리콘 박막트랜지스터를 이용한 액정표시장치의 제조 방법은, 제 1, 제 2, 제 3 영역으로 정의된 기판 상에 반도체층을 형성하는 단계; 상기 제 2, 제 3 영역에 대응된 상기 반도체층 상에 불순물을 주입하는 단계; 상기 반도체층을 포함한 상기 기판 전면에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 게이트 전극, 게이트 전극층 및 스토리지 라인을 형성하는 단계; 상기 제 1 영역에 대응되는 상기 반도체층에 불순물을 주입하는 단계; 상기 게이트 전극을 포함하는 상기 기판 전면에 층간절연막을 형성하는 단계; 상기 반도체층의 소스 영역 및 드레인 영역과 각각 연결되는 소스 전극 및 드레인 전극과, 상기 게이트 라인과 교차되는 데이터 라인을 형성하는 단계; 상기 소스 전극 및 드레인 전극을 포함하는 상기 기판 전면에 보호층을 형성하는 단계; 및 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 형성하는 단계;를 포함하며, 상기 제 3 영역은 화소 영역의 양측에 위치하며 상기 데이터 라인과 나란한 영역인 것을 특징으로 한다.
이하, 첨부된 도면들을 참조하여 본 발명을 보다 상세하게 설명한다.
도 3은 본 발명에 따른 탑 게이트형 듀얼 LDD 구조가 채용된 폴리실리콘 박막트랜지스터를 포함하는 액정표시장치용 어레이 기판의 단위 픽셀에 대한 평면도이다.
도 3을 참조하면, 유리 기판(300) 상에 게이트 라인(325n 325n-1)과 교차하여 데이터 라인(345n, 345n-1)이 형성되며, 상기 게이트 라인(325n, 325n-1)과 데이터 라인(345n, 345n-1)에 의해 단위 픽셀(P)이 정의된다.
상기 게이트 라인(325n, 325n-1)과 데이터 라인(345n, 345n-1)이 교차하는 지점에는 박막트랜지스터(T)가 형성된다.
상기 박막트랜지스터(T)는 고농도 불순물이 주입된 소스 영역(310a) 및 드레인 영역(310c), 상기 게이트 라인(325n)과 나란하게 형성되며 불순물이 주입되지 않은 채널 영역(310b) 및 저동도 불순물이 주입된 LDD 영역(310d)을 포함하는 제 1 반도체층(310)과, 상기 제 1 반도체층(310)의 채널 영역(310b)에 대응되어 형성되며 제 1 게이트 전극(330a)과 제 2 게이트 전극(330b)으로 이루어진 듀얼 게이트 전극(330)과, 상기 제 1 콘택홀(341)을 통해 제 1 반도체층(310)의 소스 영역(310a)과 전기적으로 연결되는 소스 전극(350) 및 상기 제 1 반도체층(310)의 드레인 영역(310c)과 전기적으로 연결되는 제 1 드레인 전극(360)으로 형성된다.
상기 제 1 반도체층(310)과 듀얼 게이트 전극(330) 사이에는 게이트 절연막(미도시)이 형성되며, 상기 듀얼 게이트 전극(330)과 소스 전극 및 제 1 드레인 전극(350, 360) 사이에는 층간절연막(미도시)이 형성된다.
상기 완성된 박막트랜지스터(T) 상부에는 보호층(미도시)이 형성된다.
여기서, 상기 박막트랜지스터(T)의 제 1 반도체층(310)은 "ㄷ"자 모양으로 형성되며, 상기 제 1 반도체층(310)의 소스 영역(310a)은 상기 데이터 라인(345n)과 소정 영역 중첩되어 형성된다.
상기 소스 영역(310a)과 데이터 라인(345n) 간에는 게이트 절연막(미도시) 및 층간절연막(미도시)을 매개로 하여 제 4 스토리지 캐패시터(C""st)가 형성되며,
상기 제 4 스토리지 캐패시터(C""st)의 스토리지 하부전극은 불순물이 주입된 제 1 반도체층(310)의 소스 영역(310a)이고, 스토리지 상부전극은 데이터 라인(345n)이 된다.
본 발명은 상기 제 4 스토리지 캐패시터(C""st) 형성을 통해 전체 스토리지 캐패시터(Cst) 값을 증가시킬 수 있다.
다음으로, 상기 제 1 반도체층(310)의 채널 영역(310b)은 상기 게이트 라인(325n)과 나란하게 배열되며, 상기 채널 영역(310b)에 대응하여 제 1, 2 게이트 전극(330a, 330b)으로 이루어진 듀얼 게이트 전극(330)이 형성된다.
즉, 상기 듀얼 게이트 전극(330)은 상기 제 1 반도체층(310)의 소스 영역(310a)과 상기 게이트 라인(325n) 사이에 형성되며, 상기 채널 영역(310b)에 대응된다.
상기 듀얼 게이트 전극(330)은 직렬로 형성되어 저항을 크게 함으로써 후속 공정에서 형성되는 소스 전극 및 제 1 드레인 전극(350, 360)의 오프(off) 전류를 낮추는 역할을 한다.
상기 제 1 콘택홀(341)은 상기 제 1 반도체층(310)의 소스 영역(310a)에 장방향으로 형성되며, 제 2 콘택홀(343)은 상기 제 1 반도체층(310)의 드레인 영역(310c)에 단방향으로 형성된다.
상기 제 1 콘택홀(341)은 상기 제 1 반도체층(310)의 소스 영역(310a)의 상하 폭이 너무 작아 설계 시 마진(margin)이 부족하여 장방향으로 형성되나, 상기 제 2 콘택홀(343)은 상기 제 1 반도체층(310)의 드레인 영역(310c)의 설계 마진이 충분하기 때문에 단방향으로 형성되며, 종래의 콘택홀의 크기보다 작게 형성된다.
상기한 바와 같이, 본 발명은 상기 제 1 반도체층(310)의 소스 영역(310a)이 상기 데이터 라인(345n)과 소정 영역 중첩됨으로써 스토리지 캐패시터(Cst)의 값은 늘리고, 단위 픽셀(P) 내에서 상기 제 1 반도체층(310)의 소스 영역(310a)이 차지하는 면적을 줄일 수 있다.
그리고, 상기 듀얼 게이트 전극(330)이 상기 제 1 반도체층(310)의 소스 영역(310a)과 게이트 라인(325n) 사이에 형성되는 채널 영역(310b)에 대응되어 형성됨으로써 단위 픽셀(P) 내에서 가로 방향으로 상기 듀얼 게이트 전극(330)이 차지하는 치수를 대폭 줄일 수 있다.
또한, 상기 제 2 콘택홀(343)이 단방향으로 형성되므로 상기 제 1 반도체층(310)의 드레인 영역(310c) 및 후속 공정에서 형성되는 소스 전극 및 제 1 드레인 전극(350, 360)이 차지하는 면적을 줄일 수 있다.
즉, 상기 소스 영역(310a), 듀얼 게이트 전극(330), 드레인 영역(310c)이 단위 픽셀(P) 내에서 차지하는 면적을 줄임으로써, 전체적으로 제 1 반도체층(310)이 단위 픽셀(P) 내에서 차지하는 면적을 줄일 수 있기 때문에 박막트랜지스터의 치수를 대폭 줄일 수 있다.
다음으로, 제 1 스토리지 영역에는 상기 박막트랜지스터(T)의 제 1 반도체층(310)의 드레인 영역(310c)과 일체형으로 연결된 제 2 반도체층(315)이 형성되며, 상기 제 2 반도체층(315)은 후속 공정에서 형성되는 데이터 라인(345n)과 일정 간격 이격되어 형성된다. 상기 제 2 반도체층(315)은 상기 제 1 반도체층(310)과 동일층에 형성되며, 불순물이 주입된 폴리실리콘막으로 형성된다.
상기 제 2 반도체층(315) 상에는 게이트 절연막이 형성되며, 상기 게이트 절연막 상에는 상기 제 2 반도체층(315)과 소정 영역 중첩되는 스토리지 라인(335)이 형성된다. 상기 스토리지 라인(335)은 상기 듀얼 게이트 전극(330) 및 게이트 라인(325n, 325n-1)과 동일층에 형성된다.
이때, 상기 제 2 반도체층(315)과 스토리지 라인(335)이 중첩되는 영역에는 상기 게이트 절연막을 매개로 하여 제 1 스토리지 캐패시터(C'st)가 형성된다.
여기서, 제 1 스토리지 캐패시터(C'st)의 스토리지 하부전극은 불순물이 주입된 제 2 반도체층(315)이고, 스토리지 상부전극은 스토리지 라인(335)이 된다.
상기 제 1 스토리지 영역의 스토리지 라인(335) 상부에는 층간절연막(미도시)이 형성되며, 상기 층간절연막 상에는 상기 제 1 드레인 전극(360)과 일체형으로 연결되는 제 2 드레인 전극(365)이 상기 스토리지 라인(335)과 소정 영역 중첩되어 형성된다. 상기 제 2 드레인 전극(365)은 상기 제 1 드레인 전극(360)과 동일층에 동일 물질로 형성된다.
상기 스토리지 라인(335)과 제 2 드레인 전극(365)과의 중첩 영역에는 상기 층간절연막을 매개로 하여 제 3 스토리지 캐패시터(C'"st)가 형성된다.
즉, 상기 제 3 스토리지 캐패시터(C'"st)의 스토리지 하부전극은 스토리지 라인(335)이 되고, 스토리지 상부전극은 제 2 드레인 전극(365)이 된다.
이로써, 상기 제 1 스토리지 영역에는 제 2 반도체층(315), 게이트 절연막, 스토리지 라인(335), 층간절연막 및 제 2 드레인 전극(365)이 차례대로 증착되어 소정 영역 중첩되어, 제 1, 3 스토리지 캐패시터(C'st, C'"st)가 형성된다.
다음으로, 상기 제 2 스토리지 영역에는 상기 제 2 반도체층(315)과 일체형으로 연결되며 상기 각 데이터 라인(345n, 345n-1)과 일정 간격 이격되어 나란한 단위 픽셀(P)의 양측에 제 3 반도체층(316)이 형성된다. 상기 제 3 반도체층(316) 상에는 게이트 절연막이 형성되고, 상기 게이트 절연막 상에는 상기 제 3 반도체층(316)보다 폭이 넓은 게이트 전극층(336)이 상기 제 3 반도체층(316)과 비대칭으로 소정 영역 중첩되어 형성된다. 즉, 상기 게이트 전극층(336)은 상기 각각의 데이터 라인(345n, 345n-1) 쪽에 상기 제 3 반도체층(316)을 둘러싸는 형태로 차폐하여 형성된다. 이때, 상기 제 3 반도체층(316)과 게이트 금속층(336)이 비대칭으로 형성됨으로써 플리커나 크로스 토크를 방지할 수 있게 된다.
상기 제 3 반도체층(316)은 불순물이 주입된 폴리실리콘막으로 형성되며, 상기 제 1 반도체층(310) 및 상기 제 2 반도체층(315)과 동일층에 형성된다.
상기 게이트 전극층(336)은 상기 듀얼 게이트 전극(330)과 동일한 물질로 동일층에 형성된다.
여기서, 상기 제 3 반도체층(316)과 상기 게이트 전극층(336) 사이에는 상기 게이트 절연막을 매개로 하여 제 2 스토리지 캐패시터(C"st)가 형성된다. 즉, 상기 제 2 스토리지 캐패시터(C"st)의 스토리지 하부전극은 제 3 반도체층(316)이 되고, 스토리지 상부전극은 게이트 전극층(336)이 된다.
본 발명에서 상기 제 2 스토리지 영역에 형성되는 제 2 스토리지 캐패시터(C"st)는 상기 데이터 라인(345n, 345n-1)과 나란하게 단위 픽셀(P) 양측에 형성됨으로써 단위 픽셀(P) 내에 횡방향의 스토리지 전극의 치수를 줄이면서 보다 많은 캐패시터 용량을 획득할 수 있다.
본 발명에서 상기 제 1, 2, 3 및 4 스토리지 캐패시터(C'st, C"st, C'"st, C""st)를 합한 값이 전체 스토리지 캐패시터(Cst)가 된다.
상기한 바와 같이, 본 발명은 상기 박막트랜지스터의 치수를 대폭 줄여 종래의 액정표시장치에 비해 개구부를 증가시켜 개구율을 향상시킬 수 있고, 이를 통해 고 해상도 액정표시장치를 제작할 수 있다.
또한, 상기 제 2 스토리지 영역에 데이터 라인(345n, 345n-1)과 나란하게 단위 픽셀(P) 양측에 상기 제 3 반도체층(316)과 게이트 전극층(336)을 비대칭으로 중첩되도록 형성함으로써 단위 픽셀(P) 내 스토리지 전극이 횡방향으로 차지하는 면적을 줄여 스토리지 전극의 치수를 대폭 줄임으로써 종래의 액정표시장치에 비해 고 해상도 액정표시장치를 제작할 수 있다. 따라서, 휘도 향상과 더불어 우수한 화질 향상을 꾀할 수 있는 픽셀 디자인이 가능하다.
다음으로, 상기 제 1 스토리지 영역의 상기 제 2 드레인 전극(365)을 포함한 기판(300) 전면에 걸쳐서 보호층(370)이 형성되며, 상기 제 2 드레인 전극(365)과 대응되는 보호층(370)의 일부가 식각된 제 3 콘택홀(375)이 형성된다.
상기 제 3 콘택홀(375)의 크기는 종래에 비해 작게 형성되며, 상기 제 3 콘택홀(375)을 통해 상기 제 2 드레인 전극(365)과 전기적으로 연결되는 투명한 화소 전극(380)이 형성된다. 이때, 상기 화소 전극(380)은 상기 단위 픽셀(P)의 발광 영역까지 연장되어 형성된다.
상기한 바와 같이, 상기 단위 픽셀(P) 내 박막트랜지스터의 치수를 줄여 박막트랜지스터를 소형화하고, 단위 픽셀(P) 내 횡방향의 스토리지 전극의 치수를 줄이면서 보다 많은 스토리지 캐패시터를 획득함으로써 고 개구율 및 고 해상도 액정 표시장치를 구현할 수 있다.
특히, 상기 박막트랜지스터의 치수를 줄임으로써 고 해상도를 요구하는 제품에 적용할 수 있는 이점이 있다.
또한, 상기 고 개구율을 통해 고휘도를 구현할 수 있으므로 고품질의 패널을 구현할 수 있고, 고가의 고 휘도 백라이트를 필요로 하지 않으므로 비용을 절감할 수 있다.
도 4는 도 3을 Ⅱ-Ⅱ'로 절취한 단면도로서, 이를 참조하여 본 발명에 따른 탑 게이트형 듀얼 LDD 구조가 채용된 폴리실리콘 박막트랜지스터를 포함하는 액정표시장치용 어레이 기판의 단면도를 보다 상세히 설명한다.
도 4를 참조하면, n형 TFT 영역 및 제 1, 2 스토리지 영역이 정의된 유리 기판(300) 상에 실리콘 산화막(SiO2) 또는 실리콘 질화막(SiNx)으로 이루어진 버퍼층(305;Buffer Layer)이 더 형성된다. 상기 버퍼층(305)은 고온에서 상기 유리 기판(300)의 표면으로부터 용출된 알킬기가 상기 제 1, 2 및 3 반도체층(310, 315, 316)으로 확산되는 것을 방지한다.
상기 버퍼층(305) 상의 n형 TFT 영역에는 고농도 n형 불순물이 주입된 소스 영역(310a), 드레인 영역(310c)과 불순물이 주입되지 않은 채널 영역(310b)을 포함하는 제 1 반도체층(310)이 형성된다. 이때, 상기 제 1 반도체층(310)은 누설 전류를 방지하기 위하여 상기 소스 영역 및 드레인 영역(310a, 310c)에 주입된 불순물보다 농도가 낮은 저동도 불순물이 주입된 LDD 영역(310d)을 더 포함할 수 있다.
상기 제 1 스토리지 영역에는 상기 제 1 반도체층(310)과 일체형으로 연결되어 동일층에 제 2 반도체층(315)이 형성되며, 상기 제 2 스토리지 영역에는 상기 제 1, 2 반도체층(315)과 일체형으로 연결되어 제 3 반도체층(316)이 형성된다. 상기 제 1, 2 및 3 반도체층(310, 315, 316)은 불순물이 주입되어 형성된다.
상기 제 1, 2 및 3 반도체층(310, 315, 316)은 상기 기판(300) 상에 비정질 실리콘(a-Si:H) 막을 증착 후 소정의 방법으로 결정화된 폴리실리콘(Si:H) 막으로 형성된다.
상기 불순물은 P형 또는 N형 불순물일 수 있으며, 상기 N형 불순물은 인(P), 비소(As), 안티몬(Sb) 및 비스무스(Bi)로 이루어진 군에서 선택될 수 있고, 상기 P형 불순물은 붕소(B), 알루미늄(Al), 칼륨(Ga) 및 인듐(In)으로 이루어진 군에서 선택될 수 있다.
다음으로, 상기 제 1, 2 및 3 반도체층(310, 315, 316) 상의 기판(300) 전면에는 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 또는 이들의 이중층으로 이루어진 게이트 절연막(320)이 형성되고, 상기 게이트 절연막(320) 상에는 상기 채널 영역(310b)에 대응되는 제 1, 2 게이트 전극(310a, 310b)으로 이루어진 듀얼 게이트 전극(330)이 형성되고, 상기 제 2 스토리지 영역의 제 3 반도체층(316) 상에 상기 제 3 반도체층(316)과 비대칭으로 소정 영역 중첩되는 게이트 전극층(336)이 형성된다.
상기 듀얼 게이트 전극(330) 및 상기 게이트 전극층(336)은 도전성 금속으로 형성되며, 알루미늄(Al), 알루미늄합금(AlNd), 텅스텐(W), 크롬(Cr), 티타늄(Ti) 및 몰리브덴(Mo) 등으로 이루어진 군에서 선택되는 1종으로 형성된다.
또한, 상기 제 2 스토리지 영역에는 상기 듀얼 게이트 전극(330)과 동일층에 스토리지 라인(335)이 형성된다. 상기 스토리지 라인(335)은 상기 듀얼 게이트 전극(330) 형성 물질과 동일하다.
이때, 상기 제 2 스토리지 영역에는 불순물이 주입되어 금속화된 상기 제 2 반도체층(315)과 상기 스토리지 라인(335) 간 게이트 절연막(320)을 매개로 중첩되는 영역에 제 1 스토리지 캐패시터(C'st)가 형성된다.
상기 제 2 스토리지 영역에는 불순물이 주입되어 금속화된 상기 제 3 반도체층(316)과 상기 게이트 전극층(336) 간 게이트 절연막(320)을 매개로 중첩된 영역에 제 2 스토리지 캐패시터(C"st)가 형성된다.
본 발명에 따른 상기 제 2 스토리지 캐패시터(C"st)는 단위 픽셀(P) 양측에 데이터 라인(미도시)과 나란하게 형성됨으로써 단위 픽셀(P) 내에 횡방향으로 스토리지 전극이 차지하는 면적을 줄이면서 보다 많은 용량의 캐패시터를 확보할 수 있다.
다음으로, 상기 듀얼 게이트 전극(330) 및 스토리지 라인(335)을 포함하는 기판(300) 전면에 걸쳐 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 또는 이들의 이중층으로 이루어진 층간절연막(340)이 형성된다.
상기 n형 TFT 영역의 상기 층간절연막(340)에는 상기 제 1 반도체층(310)의 소스 영역(310a)에 대응되는 층간절연막(340)이 일부분 식각되어 상기 소스 영역(310a)의 표면 일부를 노출시키는 제 1 콘택홀(341) 및 상기 제 1 반도체층(310)의 드레인 영역(310c)에 대응되는 층간절연막(340) 영역이 일부분 식각되어 상기 드레인 영역(310c)의 표면 일부를 노출시키는 제 2 콘택홀(343)이 형성된다.
이때, 상기 제 1 콘택홀(341)은 상기 제 1 반도체층(310)의 소스 영역(310a) 상에 장방향으로 형성되고, 상기 제 2 콘택홀(343)은 상기 제 1 반도체층(310)의 드레인 영역(310c) 상에 단방향으로 형성되어 제 1 콘택홀(341)에 비해 홀의 크기가 작다.
상기 제 1 콘택홀(341) 및 제 2 콘택홀(343)을 포함하는 층간절연막(340) 상에는 상기 제 1 콘택홀(341)을 통해 상기 제 1 반도체층(310)의 소스 영역(310a)과 전기적으로 연결된 소스 전극(350)이 형성되고, 상기 제 2 콘택홀(343)을 통해 상기 제 1 반도체층(343)의 드레인 영역(310c)과 전기적으로 연결된 제 1 드레인 전극(360)이 형성된다.
상기 소스 전극 및 제 1 드레인 전극(350, 360)은 도전성 금속으로 형성되며, 몰리브덴(Mo), 텅스텐(W), 텅스텐몰리브덴(MoW), 티타늄(Ti), 크롬(Cr), 알루미늄(Al), 알루미늄합금(AlNd), 은(Ag) 및 은합금(Ag alloy) 등으로 이루어진 군에서 선택되는 1종 이상으로 형성된다.
이로써, 상기 n형 TFT 영역에는 제 1 반도체층(310), 듀얼 게이트 전극(330), 소스 전극 및 제 1 드레인 전극(350, 360)을 포함하는 박막트랜지스터(T)가 완성된다.
또한, 상기 제 1 반도체층(310)의 소스 영역(310a)과 데이터 라인(345n)이 중첩되어 형성되며, 상기 소스 영역(310a)과 데이터 라인(345n)이 중첩되는 영역에는 게이트 절연막(320) 및 층간절연막(340)을 매개로 하여 제 4 스토리지 캐패시터(C""st)가 형성된다.
상기 제 4 스토리지 캐패시터(C""st)의 스토리지 하부전극은 제 1 반도체층(310)의 소스 영역(310a)이고, 스토리지 상부전극은 데이터 라인(345n)이다.
다음으로, 상기 제 1 스토리지 영역에는 상기 제 1 드레인 전극(360)이 일체형으로 연결되어 제 2 드레인 전극(365)이 형성된다. 상기 제 2 드레인 전극(365)은 상기 소스 전극 및 제 1 드레인 전극(350, 360)과 동일층에 동일 물질로 형성된다.
이로써, 상기 제 1 스토리지 영역에는 제 2 반도체층(315), 게이트 절연막(320), 스토리지 라인(335), 층간절연막(340) 및 제 2 드레인 전극(365)이 차례대로 증착되어 소정 영역 중첩되어, 제 1, 3 스토리지 캐패시터(C'st, C'"st)가 형성되고, 상기 n형 TFT 영역에는 제 1 반도체층(310)의 소스 영역(310a), 게이트 절연막(320), 층간절연막(340) 및 데이터 라인(345n)이 차례대로 증착되어 소정 영역 중첩되어 제 4 스토리지 캐패시터(C""st)가 형성된다.
다음으로, 상기 제 2 스토리지 영역에는 제 3 반도체층(316)과 게이트 전극층(336) 간 게이트 절연막(320)을 매개로 하여 제 2 스토리지 캐패시터(C"st)가 형성된다. 상기 제 3 반도체층(316)은 제 1, 2 반도체층(310, 315)과 동일층에 형성되며, 상기 게이트 전극층(336)은 상기 듀얼 게이트 전극(330)과 동일층에 동일한 물질로 형성된다.
이때, 상기 제 1, 2, 3 및 4 스토리지 캐패시터(C'st, C"st, C'"st, C""st)를 합한 값이 전체 스토리지 캐패시터(Cst)가 된다.
상기한 바와 같이, 본 발명은 단위 픽셀(P) 양측의 상기 제 2 스토리지 영역에 상기 제 3 반도체층(316)이 상기 게이트 전극층(336)과 게이트 절연막(320)을 매개로 비대칭으로 소정 영역 중첩되어 각 데이터 라인(345n, 345n-1)과 나란하게 형성됨으로써 종래에 비해 A영역의 2배 만큼 증가된 제 2 스토리지 캐패시터(C"st)가 형성된다.
또한, 상기 제 1 반도체층(310)의 소스 영역(310a)이 상기 데이터 라인(345n)과 소정 영역 중첩됨으로써 종래에 비해 B영역 만큼 증가한 상기 제 4 스토리지 캐패시터(C""st)가 형성되게 된다.
이로써, 단위 픽셀(P) 내 횡방향으로 차지하는 스토리지 전극의 면적을 줄이면서 보다 많은 전체 스토리지 캐패시터(Cst)를 획득할 수 있다.
다음으로, 상기 소스 전극 및 제 1 드레인 전극(350, 360), 제 2 드레인 전극(365) 및 데이터 라인(345n)을 포함하는 기판(300) 전면에 걸쳐 보호층(370)이 형성된다.
상기 보호층(370)은 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 이중층으로 형성되며, 상기 제 2 드레인 전극(365)과 대응되는 제 1 스토리지 영역의 보호층(370)의 일부가 식각되어 제 3 콘택홀(375)이 형성된다.
상기 제 3 콘택홀(375)의 크기는 종래에 비해 작게 형성되며, 상기 제 3 콘택홀(375)을 통해 상기 제 2 드레인 전극(365)과 전기적으로 연결되는 투명한 화소 전극(380)이 형성된다.
상기 화소 전극(380)은 투명 도전성 물질로 형성되며, ITO(Induim Tin Oxide) 또는 IZO(Indium Zinc Oxide)로 형성된다.
이로써, 탑 게이트형 듀얼 LDD 폴리실리콘 박막트랜지스터를 포함하는 액정표시장치의 어레이 기판이 완성된다.
도 5a 내지 도 5h는 본 발명에 따른 탑 게이트형 듀얼 LDD 구조가 채용된 폴리실리콘 박막트랜지스터를 포함하는 액정표시장치용 어레이 기판의 제조 방법을 설명하기 위한 공정단면도이다.
이를 참조하여 본 발명에 따른 액정표시장치용 어레이 기판의 제조 방법을 간략하게 설명하며, 도 3 및 도 4에서 언급되지 않은 p형 TFT 영역도 동시에 형성한다.
도 5a를 참조하면, n형 TFT 영역, 제 1, 2 스토리지 영역 및 p형 TFT 영역을 갖는 유리 기판(300) 상의 전면에 걸쳐 실리콘 질화막, 실리콘 산화막을 PECVD 또는 LPCVD 방법을 통해 증착하여 버퍼층(305)을 형성한다.
상기 버퍼층(305) 상에 비정질 실리콘을 PECVD 또는 LPCVD 방법으로 증착하여 비정질 실리콘 막을 형성한 후 결정화하여 폴리실리콘 막을 형성한다.
상기 결정화는 ELA(Excimer Laser Annealing), SLS(Sequential Lateral Solidification), MIC(Metal Induced Crystallization) MILC(Metal Induced Lateral Crystallization) 또는 AMFC(alternative magnetic field crystalization)법 중 어느 하나를 선택할 수 있다.
상기 비정질 실리콘 막은 증작 후 결정화 처리 전에 형성될 폴리실리콘 막의 표면 거칠기를 향상시키기 위해 탈수소화 공정을 더 포함할 수 있다.
상기 폴리실리콘 막은 사진식각(photolithography) 공정에서 형성된 마스크(mask)를 이용하여 패터닝하여 제 1, 2, 3 및 4 반도체층(310, 315, 316, 317)을 형성한다. 상기 제 1 반도체층(310)은 "ㄷ"자 형상으로 형성한다.
도 5b를 참조하면, 상기 n형 TFT 영역 및 p형 TFT 영역에 마스크(319)를 씌운 후 기판(300) 전면에 스토리지 도핑(Storage doping)을 수행한다. 따라서, 상기 제 2, 3 반도체층(315, 316)에만 불순물이 주입된다. 상기 불순물은 N형 불순물 또는 P형 불순물일 수 있다.
도 5c를 참조하면, 상기 마스크(319)를 제거한 후 기판(300) 전면에 걸쳐 실리콘 산화막 또는 실리콘 질화막을 PECVD 또는 LPCVD 방법으로 증착하여 게이트 절연막(320)을 형성한다. 상기 게이트 절연막(320) 상에 도전성 금속을 스퍼터링(Sputtering) 또는 진공증착법(Evaporation)을 수행하여 증착 후 마스크를 이용하여 패터닝하여 상기 n형 TFT 영역에 상기 제 1 반도체층(310)의 소정 영역에 대응되는 제 1 게이트 전극(330a)과 제 2 게이트 전극(330b)으로 이루어진 듀얼 게이트 전극(330)을 형성하고, p형 TFT 영역에 상기 제 4 반도체층(317)의 소정 영역에 대응하는 제 3 게이트 전극(332a)과 제 4 게이트 전극(332b)으로 이루어진 듀얼 게이트 전극(332)을 형성한다.
상기 듀얼 게이트 전극(330, 332) 형성 시 상기 제 1 스토리지 영역에는 스토리지 라인(335)을 형성하고, 제 2 스토리지 영역에는 게이트 전극층(336)을 형성한다. 상기 스토리지 라인(335) 및 게이트 전극층(336)은 상기 듀얼 게이트 전극(330, 332) 형성 물질과 동일한 물질로 형성되며, 도전성 금속을 증착 후 마스크를 이용하여 패터닝하여 형성한다.
상기 제 1 스토리지 영역에는 제 2 반도체층(315)과 스토리지 라인(335)이 중첩되는 영역에 게이트 절연막(320)을 매개로 제 1 스토리지 캐패시터(C'st)가 형성되고, 제 2 스토리지 영역에는 제 3 반도체층(316)과 상기 게이트 전극층(336)이 중첩되는 영역에 게이트 절연막(320)을 매개로 제 2 스토리지 캐패시터(C"st)가 형성된다.
도면에 도시되지는 않았지만, 듀얼 게이트 전극(330, 332) 및 스토리지 라인(335) 형성 시 게이트 라인도 동시에 형성한다.
도 5d를 참조하면, 상기 제 1, 2, 3 및 4 게이트 전극(330a, 330b, 332a, 332b), 스토리지 라인(335) 및 게이트 전극층(336)을 마스크로 이용하고, 상기 n형 TFT 영역 및 p형 TFT 영역의 상기 제 1, 2 게이트 전극(330a, 330b)과 제 3, 4 게이트 전극(332a, 332b) 사이에 마스크(334)를 이용하여 상기 제 1, 4 반도체층(310, 317)에 저농도 N형 또는 P형 불순물을 주입하여 LDD 도핑을 수행하여 LDD 영역(310d, 317d)을 형성한다. 이후 상기 마스크(334)를 제거한다.
도 5e를 참조하면, 상기 n형 TFT 영역, 제 1, 2 스토리지 영역 및 p형 TFT 영역에 마스크(337)를 씌운 후 기판(300) 전면에 고농도의 n형 불순물을 주입하여 n+ 도핑을 수행한다.
이때, 상기 n형 TFT 영역의 듀얼 게이트 전극(330) 위에 상기 듀얼 게이트 전극(330)의 폭보다 넓게 마스크(337)를 씌운다.
이로써, 상기 n+ 도핑을 통해 상기 n형 TFT 영역의 제 1 반도체층(310)에 고농도 불순물이 주입된 소스 영역(310a) 및 드레인 영역(310c)이 형성된다.
상기 마스크(337)를 제거하여, 고농도 불순물이 주입된 소스 영역(310a) 및 드레인 영역(310c), 저농도 불순물이 주입된 LDD 영역(310d) 및 불순물이 주입되지 않은 채널 영역(310b)을 포함하는 제 1 반도체층(310)을 형성한다.
도 5f를 참조하면, 상기 n형 TFT 영역, 제 1, 2 스토리지 영역 및 p형 TFT 영역에 마스크(338)을 씌운 후 기판(300) 전면에 고농도의 p형 불순물이 주입된 p+ 도핑을 수행한다.
이때, 상기 p형 TFT 영역의 듀얼 게이트 전극(332) 위에 상기 듀얼 게이트 전극(332)의 폭보다 넓게 마스크(338)을 씌운다.
이로써, 상기 제 4 반도체층(317) 영역에 고농도 불순물이 주입된 제 2 소스 영역(317a) 및 제 2 드레인 영역(317c)이 형성된다.
상기 마스크(338)를 제거하여, 고농도 불순물이 주입된 제 2 소스 영역(317a) 및 제 2 드레인 영역(317c), 저농도 불순물이 주입된 제 2 LDD 영역(317d) 및 불순물이 주입되지 않은 제 2 채널 영역(317b)을 포함하는 제 4 반도체층(332)을 형성한다.
본 발명에서는 LDD 도핑, n형 도핑, p형 도핑 순으로 진행하였으나, 이에 한 정되는 것은 아니며, 제조 방법에 따라 다양하게 순서를 변경할 수 있다.
본 발명에서는 상기 LDD 영역을 형성하였으나, 이는 반드시 형성해야 하는 것은 아니다.
본 발명은 상기 불순물 주입 후 도핑 이온의 활성화를 위해 열처리를 더 포함할 수 있다.
도 5g를 참조하면, 상기 듀얼 게이트 전극(330, 332) 상부의 기판(300) 전면에 걸쳐 실리콘 산화막 또는 실리콘 질화막을 PECVD 또는 LPCVD 방법으로 증착하여 층간절연막(340)을 형성한다.
상기 n형 TFT 영역의 제 1 반도체층(310)의 소스 영역 및 드레인 영역(310a, 310c)에 대응하는 층간절연막(340)의 일부분을 식각하여 제 1 콘택홀(341) 및 제 제 2 콘택홀(343)을 형성한다.
또한, 상기 p형 TFT 영역의 제 4 반도체층(317)의 제 2 소스 영역(317a) 및 제 2 드레인 영역(317c)에 대응하는 층간절연막(340)의 일부분을 식각하여 제 4 콘택홀(346) 및 제 5 콘택홀(348)을 형성한다.
상기 제 2, 5 콘택홀(343, 348)의 크기는 상기 제 1, 4 콘택홀(341, 346)의 크기보다 작게 형성된다.
상기 식각은 건식 식각(dry etching) 또는 습식 식각(wet etching)을 통해 형성한다.
상기 제 1, 2, 4 및 5 콘택홀(341, 343, 346, 348)을 포함하는 기판(300) 전면에 걸쳐 도전성 금속을 스퍼터링 또는 진공증착법으로 증착 후 마스크를 이용하 여 패터닝하여 n형 TFT 영역의 상기 제 1 반도체층(310)의 소스 영역(310a) 및 드레인 영역(310c)과 전기적으로 연결되는 소스 전극(350) 및 제 1 드레인 전극(360)을 형성한다.
상기 소스 전극(350) 및 제 1 드레인 전극(360) 형성 시, 상기 제 1 반도체층(310)의 소스 영역(310a)과 대응되는 층간절연막(340) 상에 데이터 라인(345n)이 형성된다. 상기 소스 영역(310a)과 데이터 라인(345n)이 중첩되는 영역에는 상기 게이트 절연막(320) 및 층간절연막(340)을 매개로 하여 제 4 스토리지 캐패시터(C""st)가 형성된다.
또한, 상기 p형 TFT 영역의 상기 제 4 반도체층(317)의 제 2 소스 영역(317a) 및 제 2 드레인 영역(317c)과 전기적으로 연결되는 제 2 소스 전극(362) 및 제 2 드레인 전극(364)을 형성한다.
상기 제 1 스토리지 영역에는 상기 n형 TFT 영역의 상기 소스 전극 및 제 1 드레인 전극(350, 360) 형성 시 상기 n형 TFT 영역의 제 1 드레인 전극(360)과 연결되며 스토리지 라인(335)과 중첩되도록 제 2 드레인 전극(365)을 형성한다.
상기 스토리지 라인(335)과 제 2 드레인 전극(365)이 중첩되는 영역에는 제 3 스토리지 캐패시터(C'"st)가 형성된다.
이로써, 제 1 반도체층(310), 듀얼 게이트 전극(330) 및 소스 전극 및 제 1 드레인 전극(350, 360)을 포함하는 n형 TFT와 제 4 반도체층(317), 듀얼 게이트 전극(332) 및 제 2 소스 전극 및 제 3 드레인 전극(362, 364)을 포함하는 p형 TFT를 완성한다.
이어서, 상기 제 1 반도체층(310)의 소스 전극 및 제 1 드레인 전극(350, 360), 제 4 반도체층(317)의 제 2 소스 전극 및 제 2 드레인 전극(362, 364) 및 제 1 스토리지 영역의 제 2 드레인 전극(365) 상부에는 기판(300) 전면에 걸쳐 실리콘 산화막 또는 실리콘 질화막을 PECVD 또는 LPCVD 방법으로 증착하여 보호층(370)을 형성한다.
도 5h를 참조하면, 상기 제 1 스토리지 영역의 제 2 드레인 전극(365)에 대응되는 보호층(370)의 일부분을 식각하여 제 3 콘택홀(375)을 형성한다.
상기 제 3 콘택홀(375)을 포함한 기판(300) 전면에 걸쳐 투명 도전성 물질을 증착 후 마스크를 이용하여 패터닝하여 화소 전극(380)을 형성한다.
이로써, n형 TFT 영역, p형 TFT 영역 및 제 1, 2 스토리지 영역을 갖는 탑 게이트형 듀얼 LDD 폴리실리콘 박막트랜지스터를 포함하는 액정표시장치용 어레이 기판을 완성한다.
상기한 바와 같이, 본 발명에서는 디자인 룰의 변경없이 단순히 박막트랜지스터와 스토리지 전극의 설계 룰을 변경하여 단위 픽셀 내 박막트랜지스터의 크기를 소형화하여 개구율을 약 10% 향상시킬 수 있다. 이로써, 액정표시장치의 고 개구율을 구현하여 휘도가 향상되어 고화질의 액정표시장치를 구현할 수 있고, 고가의 고 휘도 백또한라이트가 불필요하므로 비용을 절감할 수 있다.
또한, 단위 픽셀(P) 내 박막트랜지스터의 치수 및 스토리지 캐패시터의 용량은 늘리면서 횡방향의 스토리지 전극의 치수가 작아짐으로써 고 해상도를 요구하는 제품에도 적용할 수 있다.
본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 액정패널 및 그 제조 방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명은 박막트랜지스터의 치수를 줄임으로써 박막트랜지스터를 소형화하하여 고 개구율을 통해 휘도를 향상시켜 고화질의 패널을 제작할 수 있는 효과가 있다.
본 발명은 액정패널의 휘도 향상으로 인해 고가의 고휘도 백라이트가 불필요하므로 비용을 절감할 수 있는 다른 효과가 있다.
본 발명은 디자인 룰의 변경 없이 단순히 설계 구조를 변경하여 단위 픽셀 내 소형화된 박막트랜지스터 및 보다 많은 스토리지 캐패시터를 확보하면서 동시에 횡방향으로 스토리지 전극이 차지하는 치수를 줄임으로써 고 해상도 제품을 제작할 수 있는 또 다른 효과가 있다.

Claims (19)

  1. 제 1 방향 및 제 2 방향으로 교차하여 화소 영역을 정의하는 게이트 라인 및 데이터 라인;
    상기 게이트 라인과 일정 간격 이격되어 형성된 스토리지 라인;
    상기 데이터 라인과 소정 영역 중첩된 소스 영역과, 상기 화소 영역의 양측에 상기 데이터 라인과 나란하게 연장되는 드레인 영역을 포함하는 반도체층;
    상기 반도체층을 포함한 기판 전면에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성되며 상기 반도체층의 채널 영역에 대응되어 형성된 게이트 전극;
    상기 화소 영역의 양측에 상기 데이터 라인과 나란하게 형성되며 상기 반도체층과 비대칭으로 소정 영역 중첩되어 형성된 게이트 전극층;
    상기 게이트 전극 및 게이트 전극층을 포함한 기판 전면에 걸쳐 형성된 층간절연막;
    상기 층간절연막 상에 형성되며 상기 반도체층의 소스 영역과 연결되는 소스 전극, 상기 반도체층의 드레인 영역과 연결되며 그 일부분이 상기 스토리지 라인과 중첩되어 형성된 드레인 전극; 및
    상기 드레인 전극과 연결되는 화소 전극;을 포함하는 것을 특징으로 하는 폴리실리콘 박박막트랜지스터를 이용한 액정표시장치.
  2. 제 1 항에 있어서,
    상기 게이트 전극층은 상기 게이트 전극과 동일층에 동일 물질로 형성되는 것을 특징으로 하는 폴리실리콘 박막트랜지스터를 이용한 액정표시장치.
  3. 제 1 항에 있어서,
    상기 게이트 전극층은 상기 데이터 라인 측의 상기 게이트 전극층이 상기 반도체층을 둘러싸는 형태로 형성되는 것을 특징으로 하는 폴리실리콘 박막트랜지스터를 이용한 액정표시장치.
  4. 제 1 항에 있어서,
    상기 반도체층의 드레인 영역은 상기 데이터 라인과 소정 영역 중첩되어 형성되는 것을 특징으로 하는 폴리실리콘 박박막트랜지스터를 이용한 액정표시장치.
  5. 제 1 항에 있어서,
    상기 반도체층은 폴리실리콘막으로 형성되는 것을 특징으로 하는 폴리실리콘 박막트랜지스터를 이용한 액정표시장치.
  6. 제 1 항에 있어서,
    상기 반도체층의 소스 영역 및 드레인 영역은 불순물이 주입되어 형성되는 것을 특징으로 하는 폴리실리콘 박막트랜지스터를 이용한 액정표시장치.
  7. 제 1 항에 있어서,
    상기 게이트 전극은 듀얼 게이트 전극으로 형성되는 것을 특징으로 하는 폴리실리콘 박막트랜지스터를 이용한 액정표시장치.
  8. 제 7 항에 있어서,
    상기 듀얼 게이트 전극은 상기 반도체층의 소스 영역과 상기 게이트 라인 사이에 위치하며, 상기 게이트 라인과 나란한 상기 반도체층의 채널 영역에 대응되어 형성되는 것을 특징으로 하는 폴리실리콘 박막트랜지스터를 이용한 액정표시장치.
  9. 제 1 항에 있어서,
    상기 반도체층과 상기 스토리지 라인이 중첩되는 영역에는 상기 게이트 절연막을 매개로 하여 제 1 스토리지 캐패시터가 형성되고, 상기 화소 영역에 위치하는 반도체층과 상기 게이트 전극층이 중첩되는 영역에는 상기 게이트 절연막을 매개로 하여 제 2 스토리지 캐패시터가 형성되고, 상기 스토리지 라인과 상기 제 2 드레인 전극이 중첩되는 영역에는 상기 층간절연막을 매개로 하여 제 3 스토리지 캐패시터가 형성되고, 상기 반도체층과 상기 데이터 라인이 중첩되는 영역에는 상기 층간절연막을 매개로 하여 제 4 스토리지 캐패시터가 형성되는 것을 특징으로 하는 폴리실리콘 박막트랜지스터를 이용한 액정표시장치.
  10. 제 9 항에 있어서,
    상기 제 1, 2, 3 및 4 스토리지 캐패시터를 합한 값이 전체 스토리지 캐패시터의 값인 것을 특징으로 하는 폴리실리콘 박막트랜지스터를 이용한 액정표시장치.
  11. 제 1 항에 있어서,
    상기 반도체층은 LDD 영역이 더 형성되는 것을 특징으로 하는 폴리실리콘 박막트랜지스터를 이용한 액정표시장치.
  12. 제 1 항에 있어서,
    상기 반도체층의 드레인 영역의 표면 일부를 노출시키는 콘택홀은 상기 드레인 영역의 단방향으로 형성되는 것을 특징으로 폴리실리콘 박막트랜지스터를 이용한 액정표시장치.
  13. 제 1, 제 2, 제 3 영역으로 정의된 기판 상에 반도체층을 형성하는 단계;
    상기 제 2, 제 3 영역에 대응된 상기 반도체층 상에 불순물을 주입하는 단계;
    상기 반도체층을 포함한 상기 기판 전면에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 전극, 게이트 전극층 및 스토리지 라인을 형성하는 단계;
    상기 제 1 영역에 대응되는 상기 반도체층에 불순물을 주입하는 단계;
    상기 게이트 전극을 포함하는 상기 기판 전면에 층간절연막을 형성하는 단계;
    상기 반도체층의 소스 영역 및 드레인 영역과 각각 연결되는 소스 전극 및 드레인 전극과, 상기 게이트 라인과 교차되는 데이터 라인을 형성하는 단계;
    상기 소스 전극 및 드레인 전극을 포함하는 상기 기판 전면에 보호층을 형성하는 단계; 및
    상기 드레인 전극과 전기적으로 연결되는 화소 전극을 형성하는 단계;를 포함하며,
    상기 제 3 영역은 화소 영역의 양측에 위치하며 상기 데이터 라인과 나란한 영역인 것을 특징으로 하는 폴리실리콘 박막트랜지스터를 이용한 액정표시장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 제 3 영역에 위치하는 반도체층은 상기 게이트 전극층과 상기 게이트 절연막을 매개로 비대칭으로 중첩되도록 형성하는 것을 특징으로 하는 폴리실리콘 박막트랜지스터를 이용한 액정표시장치의 제조 방법.
  15. 제 13 항에 있어서,
    상기 게이트 전극층은 상기 데이터 라인 측의 상기 게이트 전극층이 상기 반도체층을 둘러싸도록 형성하는 것을 특징으로 하는 폴리실리콘 박막트랜지스터를 이용한 액정표시장치의 제조 방법.
  16. 제 13 항에 있어서,
    상기 드레인 전극은 상기 스토리지 라인과 중첩되도록 연장하여 형성하는 것을 특징으로 하는 박막트랜지스터를 이용한 액정표시장치의 제조 방법.
  17. 제 13 항에 있어서,
    상기 게이트 전극은 듀얼 게이트 전극으로 형성하는 것을 특징으로 하는 폴리실리콘 박막트랜지스터를 이용한 액정표시장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 듀얼 게이트 전극은 상기 반도체층의 소스 영역과 상기 게이트 라인 사이에 위치하며, 상기 게이트 라인과 나란한 상기 반도체층의 채널 영역에 대응되도록 형성하는 것을 특징으로 하는 폴리실리콘 박막트랜지스터를 이용한 액정표시장치의 제조 방법.
  19. 제 13 항에 있어서,
    상기 반도체층의 드레인 영역의 표면 일부를 노출시키는 콘택홀은 상기 드레인 영역의 단방향으로 형성하는 것을 특징으로 폴리실리콘 박막트랜지스터를 이용한 액정표시장치의 제조 방법.
KR1020050136213A 2005-12-31 2005-12-31 폴리실리콘 박막트랜지스터를 이용한 액정표시장치 및 그제조 방법 KR20070072208A (ko)

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US8610126B2 (en) 2010-04-01 2013-12-17 Samsung Display Co., Ltd. Flat panel display device with simplified efficient structure and method of manufacturing the same
CN108873523A (zh) * 2018-06-29 2018-11-23 上海天马微电子有限公司 一种阵列基板、液晶显示面板及显示装置
US10996520B2 (en) 2016-06-16 2021-05-04 Samsung Display Co., Ltd. Display device comprising an insulating layer disposed betweeen a first pixel electrode in a first pixel area and a second pixel electrode in a second pixel area

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