KR101021777B1 - 다결정 실리콘 박막 트랜지스터 및 그 제조방법 - Google Patents
다결정 실리콘 박막 트랜지스터 및 그 제조방법 Download PDFInfo
- Publication number
- KR101021777B1 KR101021777B1 KR1020040048689A KR20040048689A KR101021777B1 KR 101021777 B1 KR101021777 B1 KR 101021777B1 KR 1020040048689 A KR1020040048689 A KR 1020040048689A KR 20040048689 A KR20040048689 A KR 20040048689A KR 101021777 B1 KR101021777 B1 KR 101021777B1
- Authority
- KR
- South Korea
- Prior art keywords
- region
- source
- active layer
- thin film
- drain
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 60
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 21
- 238000000034 method Methods 0.000 title claims description 27
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 239000010408 film Substances 0.000 claims abstract description 32
- 150000002500 ions Chemical class 0.000 claims description 13
- 239000012535 impurity Substances 0.000 claims description 10
- 230000005684 electric field Effects 0.000 claims description 8
- 229920002120 photoresistant polymer Polymers 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 3
- 230000003213 activating effect Effects 0.000 claims description 2
- 238000001994 activation Methods 0.000 claims description 2
- 230000007423 decrease Effects 0.000 abstract description 5
- 239000004973 liquid crystal related substance Substances 0.000 description 16
- 230000008569 process Effects 0.000 description 12
- 238000004519 manufacturing process Methods 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910021417 amorphous silicon Inorganic materials 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 238000002425 crystallisation Methods 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 6
- 230000008859 change Effects 0.000 description 5
- 230000008025 crystallization Effects 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000005224 laser annealing Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000007790 solid phase Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- QXNVGIXVLWOKEQ-UHFFFAOYSA-N Disodium Chemical compound [Na][Na] QXNVGIXVLWOKEQ-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- -1 acryl Chemical group 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000006356 dehydrogenation reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- ZGHDMISTQPRNRG-UHFFFAOYSA-N dimolybdenum Chemical compound [Mo]#[Mo] ZGHDMISTQPRNRG-UHFFFAOYSA-N 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 229910021478 group 5 element Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005499 laser crystallization Methods 0.000 description 1
- 238000013532 laser treatment Methods 0.000 description 1
- 239000007791 liquid phase Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
- G02F2201/42—Arrangements for providing conduction through an insulating substrate
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S362/00—Illumination
- Y10S362/80—Light emitting diode
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Optics & Photonics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Ceramic Engineering (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명의 다결정 실리콘 박막 트랜지스터는 단채널(short channel) 소자에 있어서 핫 캐리어(hot carrier) 스트레스를 억제하기 위한 엘디디(Lightly Doped Drain; LDD) 영역을 채널 에지(channel edge)에 국부적으로 형성함으로써 엘디디 구조의 적용에 따른 온 전류의 감소를 방지하기 위한 것으로, 기판 위에 형성되며, 소오스/드레인영역과 채널영역 및 상기 채널영역의 모서리에 형성된 엘디디영역으로 구분되는 액티브층; 상기 액티브층 위에 형성된 제 1 절연막; 상기 제 1 절연막 위의 채널영역 상부에 형성되는 게이트전극; 상기 게이트전극을 포함한 기판 위에 형성된 제 2 절연막; 상기 제 2 절연막과 제 1 절연막이 제거되어 상기 소오스/드레인영역을 노출시키는 제 1 콘택홀과 제 2 콘택홀; 및 상기 제 2 절연막 위에 형성되며, 상기 제 1 콘택홀을 통해 상기 소오스영역과 연결되는 소오스전극 및 상기 제 2 콘택홀을 통해 상기 드레인영역과 연결되는 드레인전극을 포함한다.
다결정 실리콘 박막 트랜지스터, 단채널, 핫 캐리어, 엘디디
Description
도 1은 일반적인 액정표시장치의 구조를 개략적으로 나타내는 평면도.
도 2는 핫 캐리어 스트레스에 의한 박막 트랜지스터의 특성 변화를 나타내는 그래프.
도 3a 및 도 3b는 일반적인 엘디디 구조의 다결정 실리콘 박막 트랜지스터를 나타내는 단면도 및 평면도.
도 4는 본 발명의 실시예에 따른 엘디디 구조의 다결정 실리콘 박막 트랜지스터의 평면구조를 나타내는 예시도.
도 5는 도 4에 도시된 박막 트랜지스터를 나타내는 등가회로도.
도 6a 내지 도 6e는 도 4에 도시된 다결정 실리콘 박막 트랜지스터의 제조공정을 순차적으로 나타내는 단면도.
도 7a 내지 도 7d는 도 4에 도시된 다결정 실리콘 박막 트랜지스터의 제조공정을 순차적으로 나타내는 평면도.
** 도면의 주요부분에 대한 부호의 설명 **
121 : 게이트전극 122 : 소오스전극
123 : 드레인전극 124A : 소오스영역
124B : 드레인영역 124C : 채널영역
124L : 엘디디영역
본 발명은 박막 트랜지스터에 관한 것으로, 보다 상세하게는 핫 캐리어 스트레스를 억제하는 동시에 엘디디 구조의 적용에 따른 온 전류의 감소를 방지할 수 있는 다결정 실리콘 박막 트랜지스터 및 그 제조방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박막형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다. 특히, 이러한 평판표시장치 중 액정표시장치(Liquid Crystal Display; LCD)는 액정의 광학적 이방성을 이용하여 이미지를 표현하는 장치로서, 해상도와 컬러표시 및 화질 등에서 우수하여 노트북이나 데스크탑 모니터 등에 활발하게 적용되고 있다.
상기 액정표시장치는 크게 제 1 기판인 컬러필터(color filter) 기판과 제 2 기판인 어레이(array) 기판 및 상기 컬러필터 기판과 어레이 기판 사이에 형성된 액정층(liquid crystal layer)으로 구성된다.
이때, 상기 액정표시장치의 스위칭소자로는 일반적으로 박막 트랜지스터(Thin Film Transistor; TFT)를 사용하며, 상기 박막 트랜지스터의 채널 층으로는 비정질 실리콘(amorphous silicon) 또는 다결정 실리콘(polycrystalline silicon)을 사용한다.
특히, 다결정 실리콘 박막 트랜지스터를 사용하는 액정표시장치는 유리기판에 구동회로부와 화소부가 함께 내장된 구조를 취하고 있는데, 상기 구동회로 일체형 액정표시장치는 각 화소마다 형성되어 상기 각 화소를 구동하는 화소구동용 박막 트랜지스터와 상기 화소구동용 박막 트랜지스터를 작동시키며 게이트라인과 데이터라인에 신호를 인가하는 구동회로용 박막 트랜지스터로 구분할 수 있으며, 이를 도면을 참조하여 상세히 설명한다.
도 1은 일반적인 액정표시장치의 구조를 개략적으로 나타내는 평면도로서, 어레이 기판에 구동회로부를 집적시킨 구동회로 일체형 액정표시장치를 나타내고 있다.
도면에 도시된 바와 같이, 구동회로 일체형 액정표시장치(5)는 크게 어레이 기판(10)과 컬러필터 기판(20) 및 상기 어레이 기판(10)과 컬러필터 기판(20) 사이에 형성된 액정층(미도시)으로 이루어져 있다.
상기 어레이 기판(10)은 단위 화소들이 매트릭스 형태로 배열된 화상표시 영역인 화소부(35)와 상기 화소부(35)의 외곽에 위치한 게이트 구동회로부(34)와 데이터 구동회로부(33)로 구성된 구동회로부로 이루어져 있다.
이때, 도면에는 도시하지 않았지만, 상기 어레이 기판(10)의 화소부(35)는 기판(10) 위에 종횡으로 배열되어 복수개의 화소영역을 정의하는 복수개의 게이트라인과 데이터라인, 상기 게이트라인과 데이터라인의 교차영역에 형성된 스위칭소 자인 박막 트랜지스터 및 상기 화소영역에 형성된 화소전극으로 구성된다.
상기 박막 트랜지스터는 화소전극에 신호전압을 인가하고 차단하는 스위칭소자로 전계에 의하여 전류의 흐름을 조절하는 일종의 전계 효과 트랜지스터(Field Effect Transistor; FET)이다.
상기 어레이 기판(10)의 구동회로부(33, 34)는 컬러필터 기판(20)에 비해 돌출된 상기 어레이 기판(10)의 일측 장(長)변에 데이터 구동회로부(33)가 위치하며, 상기 어레이 기판(10)의 일측 단(短)변에 게이트 구동회로부(34)가 위치하게 된다.
이때, 상기 게이트 구동회로부(34)와 데이터 구동회로부(33)는 입력되는 신호를 적절하게 출력시키기 위하여 인버터(inverter)인 CMOS(Complementary Metal Oxide Semiconductor) 구조의 박막 트랜지스터를 사용하게 된다.
참고로, 상기 CMOS는 고속 신호처리가 요구되는 구동회로부 박막 트랜지스터에 사용되는 MOS 구조로 된 집적회로의 일종으로 P 채널과 N 채널의 트랜지스터를 필요로 하며 속도와 밀도의 특성은 NMOS와 PMOS의 중간 형태를 나타낸다.
상기 게이트 구동회로부(34)와 데이터 구동회로부(33)는 각각 게이트라인과 데이터라인을 통해 화소전극에 주사신호 및 데이터신호를 공급하기 위한 장치로써, 외부신호 입력단(미도시)과 연결되어 있어 상기 외부신호 입력단을 통하여 들어온 외부신호를 조절하여 상기 화소전극에 출력하는 역할을 한다.
또한, 도면에는 도시하지 않았지만 상기 컬러필터 기판(20)의 화상표시 영역(35)에는 컬러를 구현하는 컬러필터와 상기 어레이 기판(10)에 형성된 화소전극의 대향전극인 공통전극이 형성되어 있다.
이와 같이 구성된 액정표시장치는 향후 다결정 실리콘 박막 트랜지스터를 적용한 시스템 온 패널(System on Panel; SOP)을 구현함에 있어 보다 많은 회로를 형성시키기 위해서는 단채널 박막 트랜지스터의 개발이 필수적이다.
한편, 이와 같은 CMOS 다결정 실리콘 박막 트랜지스터 중 NMOS 트랜지스터의 경우 채널의 길이가 짧아질수록 수평전계(lateral field)에 기인한 핫 캐리어 스트레스에 의해 전자 이동도가 감소되어 패널 구동시 회로동작의 안정성에 치명적인 영향을 주며, 또한 오프 전류가 크게 되는 문제점이 있다.
도 2는 핫 캐리어 스트레스에 의한 박막 트랜지스터의 특성 변화를 설명하기 위한 그래프로서, 도면에 화살표로 도시한 바와 같이, 핫 캐리어 스트레스로 인한 소자의 특성 변화로 인해 트랜지스터의 동작시 온 전류가 감소되고 오프 전류가 증가하는 것을 알 수 있다. 이와 같은 소자 특성의 변화는 결국 회로동작의 특성의 저하를 유발하여 액정표시장치의 화질의 특성을 떨어뜨리는 문제점을 발생시킨다.
이와 같은 문제점을 해결하기 위해서 채널영역과 소오스/드레인영역 사이의 일정 부분에 미도핑영역을 형성하여 오프셋(off set)을 주어 이 부분의 큰 저항으로 인해 접합부위에 걸리는 전기장을 감소시켜 오프 전류를 줄이는 방법 및 소오스/드레인영역의 일정 부분을 저농도로 도핑하여 오프 전류를 줄이고 온 전류의 감소를 최소화 할 수 있도록 엘디디영역을 형성하는 방법 등이 제시되고 있는데, 이하 일반적인 엘디디 구조의 NMOS 박막 트랜지스터에 대해서 상세히 설명한다.
도 3a 및 도 3b는 일반적인 엘디디 구조의 다결정 실리콘 박막 트랜지스터를 나타내는 단면도 및 평면도이다.
도면에 도시된 바와 같이, 어레이 기판(10) 위에 소오스/드레인영역(24A, 24B)과 채널영역(24C) 및 엘디디영역(24L)으로 구분되는 액티브층(24)이 형성되어 있으며, 상기 액티브층(24) 위에 게이트절연막인 제 1 절연막(15A)이 형성되어 있다.
그리고, 상기 액티브층(24) 위에 제 1 절연막(15A)을 사이에 두고 게이트전극(21)이 형성되어 있으며, 상기 게이트전극(21)을 포함하는 기판(10) 위에는 제 1 콘택홀이 형성된 제 2 절연막(15B)이 형성되어 있다.
이때, 상기 제 2 절연막(15B) 위에는 상기 제 1 콘택홀을 통해 액티브층(24)의 소오스영역(24A)에 전기적으로 접속하는 소오스전극(22) 및 드레인영역(24B)에 전기적으로 접속하는 드레인전극(23)이 각각 형성되어 있다.
이와 같이 소오스/드레인영역(24A, 24B)과 채널영역(24C) 사이에 저농도로 도핑된 엘디디영역(24L)을 형성함으로써 드레인 인접부의 전기장을 낮출 수 있어 소자의 신뢰성을 향상시키게 된다.
그러나, 상기 엘디디 구조의 NMOS 박막 트랜지스터는 일반적인 구조의 NMOS 박막 트랜지스터에 비해 온 전류가 저하되고 문턱 전압(threshold voltage)이 증가하는 등의 문제점이 제기되고 있다.
이러한 이유로 인해 소자의 신뢰성을 높이는 것과 온 전류를 높이는 것 사이의 트레이드 오프(trade off) 대한 필요성이 대두되고 있다.
본 발명은 상기한 문제를 해결하기 위한 것으로, 핫 캐리어에 대한 소자의 신뢰성 향상을 위해 적용되는 엘디디 구조의 적용에 따른 온 전류의 감소를 방지하도록 한 다결정 실리콘 박막 트랜지스터 및 그 제조방법을 제공하는데 목적이 있다.
본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.
상기한 목적을 달성하기 위하여, 본 발명의 박막 트랜지스터는 기판 위에 형성되며, 소오스/드레인영역과 채널영역 및 상기 채널영역의 모서리에 형성된 엘디디영역으로 구분되는 액티브층; 상기 액티브층 위에 형성된 제 1 절연막; 상기 제 1 절연막 위의 채널영역 상부에 형성되는 게이트전극; 상기 게이트전극을 포함한 기판 위에 형성된 제 2 절연막; 상기 제 2 절연막과 제 1 절연막이 제거되어 상기 소오스/드레인영역을 노출시키는 제 1 콘택홀과 제 2 콘택홀; 및 상기 제 2 절연막 위에 형성되며, 상기 제 1 콘택홀을 통해 상기 소오스영역과 연결되는 소오스전극 및 상기 제 2 콘택홀을 통해 상기 드레인영역과 연결되는 드레인전극을 포함한다.
또한, 본 발명의 박막 트랜지스터의 제조방법은 기판 위에 소오스/드레인영역과 채널영역 및 엘디디영역으로 구분되는 액티브층을 형성하는 단계; 상기 액티브층 위에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막 위의 채널영역 상부에 게이트전극을 형성하는 단계; 상기 액티브층에 불순물 이온을 주입하여 소오스/드레인영역을 형성하며, 상기 채널영역의 모서리에만 엘디디영역을 형성하는 단계; 상기 게이트전극을 포함한 기판 전면에 제 2 절연막을 형성하는 단계; 상기 제 2 절연막 및 제 1 절연막을 패터닝하여 상기 소오스/드레인영역을 노출시키는 제 1 콘택홀 및 제 2 콘택홀을 형성하는 단계; 및 상기 제 2 절연막 위에, 상기 제 1 콘택홀을 통해 상기 소오스영역과 연결되는 소오스전극 및 상기 제 2 콘택홀을 통해 상기 드레인영역과 연결되는 드레인전극을 형성하는 단계를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 다결정 실리콘 박막 트랜지스터 및 그 제조방법의 바람직한 실시예를 상세히 설명한다.
도 4는 본 발명의 실시예에 따른 엘디디 구조의 다결정 실리콘 박막 트랜지스터의 평면구조를 나타내는 예시도이다.
도면에 도시된 바와 같이, 박막 트랜지스터는 전계효과 트랜지스터의 일종으로 전자(electron)나 홀(hole)을 공급하는 소오스영역(124A)과 그 전자나 홀이 지나가는 채널영역(미도시), 그리고 채널을 지나온 전자나 홀이 빠져나가는 드레인영역(124B)으로 구성된다.
이때, 채널영역 위에는 전기적으로 절연되어 있지만 채널과 아주 근접한 거리에서 채널의 포텐셜(potential)을 변화시켜 전자나 홀의 흐름을 제어하는 게이트영역(즉, 게이트전극(121))이 존재한다. 이렇게 게이트전극(121)을 통하여 채널의 전자나 홀의 흐름을 제어하는 방식이 게이트전극(121)에 인가된 전압에 의하여 형성되는 전계를 사용하므로, 이러한 구조를 전계효과 트랜지스터라 한다.
전계효과 트랜지스터는 전류를 흐르게 하는 캐리어의 종류에 따라서 크게 N 형과 P형으로 나눠지며, 각각 전자와 홀이 전류를 흐르게 하는 캐리어가 된다. N형 트랜지스터의 경우에는 소오스/드레인영역(124A, 124B)에 인(P)이나 비소(As)를 주입하여 N형을 형성하며, P형 트랜지스터의 경우에는 소오스/드레인영역(124A, 124B)에 붕소(B)나 BF2를 주입하여 P형을 형성한다. 이렇게 실리콘에 인, 비소, 붕소 등을 첨가하는 과정을 도핑(doping)이라 부르며 이는 물리적으로 실리콘의 일함수(work function)를 변화시키는 역할을 한다.
한편, 도면에 도시된 박막 트랜지스터는 화소부 또는 구동회로부에 형성되는 N형 트랜지스터, 즉 NMOS 트랜지스터로 전술한 바와 같은 핫 캐리어 스트레스에 의한 소자 특성의 변화를 막기 위한 엘디디영역(124L)이 형성되어 있다.
즉, 일반적인 구조의 박막 트랜지스터에서는 게이트전극에 게이트 전압을 걸어주어 문턱 전압에 이르면 소오스영역과 드레인영역 사이에 전도채널영역이 형성되게 된다. 이때, 상기 소오스영역에서 상기 드레인영역으로 전자들이 가속하게 되는데 상기 전자 가속에 의한 게이트절연막 또는 모스(Metal Oxide Silicon; MOS)계면으로 상기 전자들이 유입하는 핫 캐리어 스트레스가 발생하게 된다.
이와 같은 핫 캐리어 스트레스에 의해 전자 이동도가 감소되어 패널 구동시 회로동작의 안정성에 치명적인 영향을 주며, 오프전류가 크게되는 문제점이 있었다.
이에 따라 본 실시예와 같이 소오스/드레인영역(124A, 124B)과 채널영역 사이에 저농도로 도핑된 엘디디영역(124L)을 형성하게 되면 단채널 소자에서 특히 문 제로 지적되는 핫 캐리어 스트레스를 효과적으로 억제할 수 있게 된다.
또한, 본 실시예의 엘디디 구조는 채널 에지(E)에만 인접하여 국부적으로 엘디디영역(124L)을 형성하는 것을 그 핵심으로 하며, 채널 에지(E)에서 전계의 집중(crowding)에 기인한 커패시턴스(capacitance)의 증가에 따른 핫 캐리어 스트레스의 가중을 억제할 수 있게 된다.
즉, 일반적인 종래기술의 NMOS와 엘디디 구조의 NMOS(도 3a 및 도 3b 참조)의 경우, 코플라나(coplanar) 구조의 특성상 채널 에지를 따라 전계의 집중 현상이 발생하게 되며, 실제적인 게이트절연막의 두께가 채널 중앙에서와 동일하더라도 상기 전계 집중에 기인한 국부적인 커패시턴스 증가는 채널 에지에 대한 문턱 전압의 저하를 가져오게 된다.
본 실시예와 같은 형태의 엘디디 구조를 적용할 경우 도 5와 같은 등가회로에서 표현되는 채널 에지의 박막 트랜지스터(TR2, TR3)의 전계 집중에 기인한 문턱 전압의 저하를 보상할 수 있는 효과를 가지게 된다. 즉, 핫 캐리어 스트레스가 가중되는 채널 에지(E)에만 국부적으로 엘디디영역(124L)을 형성함으로써 채널 중앙의 박막 트랜지스터(TR1)의 문턱 전압과 채널 에지의 박막 트랜지스터(TR2, TR3)의 문턱 전압이 서로 동일한 구조를 가지게 된다.
이와 같이 본 실시예의 엘디디 구조는 종래기술에서 일반적으로 적용되는 엘디디 구조, 즉 도 3b에 도시된 바와 같이 엘디디영역을 게이트 배선을 따라 나란하게 액티브 영역과의 경계에 형성함으로써 발생하는 온 전류의 감소를 극복할 수 있다.
이하, 상기와 같이 구성되는 본 발명의 박막 트랜지스터를 제조공정을 통해 상세히 설명한다.
도 6a 내지 도 6e는 도 4에 도시된 다결정 실리콘 박막 트랜지스터의 제조공정을 순차적으로 나타내는 단면도이며, 도 7a 및 도 7d는 도 4에 도시된 다결정 실리콘 박막 트랜지스터의 제조공정을 순차적으로 나타내는 평면도다.
먼저, 도 6a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 기판(110) 위에 채널층으로 사용할 액티브층(124)을 포토리소그래피(photolithography)공정을 통해 패터닝하여 형성한다.
이때, 상기 기판(110) 위에 실리콘산화막(SiO2)으로 구성되는 버퍼층(buffer layer)을 형성한 후 상기 버퍼층 위에 액티브층(124)을 형성할 수도 있다. 상기 버퍼층은 유리기판(110) 내에 존재하는 나트륨(natrium; Na) 등의 불순물이 공정 중에 상부층으로 침투하는 것을 차단하는 역할을 한다.
상기 액티브층(124)은 비정질 실리콘 박막 또는 결정화된 실리콘 박막으로 형성할 수 있으나, 본 실시예에서는 결정화된 실리콘 박막을 이용하여 박막 트랜지스터를 구성한 경우를 예를 들어 나타내고 있다. 상기 다결정 실리콘 박막은 기판(110) 위에 비정질 실리콘 박막을 증착한 후 여러 가지 결정화 방식을 이용하여 형성할 수 있으며, 이를 설명하면 다음과 같다.
먼저, 비정질 실리콘 박막은 여러 가지 방법으로 증착하여 형성할 수 있으며, 상기 비정질 실리콘 박막을 증착하는 대표적인 방법으로는 저압 화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD)방법과 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)방법이 있다.
이후, 상기 비정질 실리콘 박막 내에 존재하는 수소원자를 제거하기 위한 탈수소화(dehydrogenation)공정을 진행한 뒤 결정화를 실시한다. 이때, 비정질 실리콘 박막을 결정화하는 방법으로는 크게 비정질 실리콘 박막을 고온 요로(furnace)에서 열처리하는 고상 결정화(Solid Phase Crystallization; SPC)방법과 레이저를 이용하는 엑시머 레이저 어닐링(Eximer Laser Annealing; ELA)방법이 있다.
한편, 상기 레이저 결정화로는 펄스(pulse) 형태의 레이저를 이용한 엑시머 레이저 어닐링방법이 주로 이용되나, 근래에는 그레인을 수평방향으로 성장시켜 결정화특성을 획기적으로 향상시킨 순차적 수평결정화(Sequential Lateral Solidification; SLS)방법이 제안되어 널리 연구되고 있다.
상기 순차적 수평결정화는 그레인이 액상(liquid phase) 실리콘과 고상(solid phase) 실리콘의 경계면에서 상기 경계면에 대하여 수직 방향으로 성장한다는 사실을 이용한 것으로, 레이저 에너지의 크기와 레이저빔의 조사범위를 적절하게 조절하여 그레인을 소정의 길이만큼 측면 성장시킴으로써 실리콘 그레인의 크기를 향상시킬 수 있는 결정화방법이다.
다음으로, 도 6b 및 도 7a에 도시된 바와 같이, 상기 기판(110) 전면에 게이트절연막인 제 1 절연막(115A)을 형성한 후, 상기 제 1 절연막(115A) 위에 도전성 금속물질로 이루어진 게이트전극(121)을 형성한다. 이때, 상기 게이트전극(121)은 제 1 절연막(115A) 위에 알루미늄(aluminium; Al), 알루미늄 합금, 텅스텐(tungsten; W), 구리(copper; Cu), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo) 등과 같은 도전성 금속물질을 증착한 후, 포토리소그래피공정을 이용하여 상기 도전성 금속물질을 패터닝함으로써 형성할 수 있다.
이후, 상기 게이트전극(121)을 마스크로 하여 상기 액티브층(124)에 n- 불순물 이온을 주입시켜 n- 도핑된 액티브층(124')을 형성한다.
다음으로, 도 6c 및 도 7b에 도시된 바와 같이, 상기 n- 도핑된 액티브층(124')의 소정 부분 및 게이트전극(121)을 덮도록 감광막(170)을 패터닝한 후 상기 감광막(170)을 마스크로 하여 상기 n- 도핑된 액티브층(124')에 n+ 불순물 이온을 주입시킨다. 이후, 상기 감광막(170)을 제거하면, 도 7c에 도시된 바와 같이, 상기 액티브층(124)은 n+ 이온이 도핑된 소오스/드레인영역(124A, 124B), n- 이온이 도핑된 엘디디영역(124L) 및 이온이 도핑되지 않은 채널영역(124C)으로 구분되어 형성되게 된다.
이때, 상기 감광막(170) 패턴은 게이트전극의 상하부, 즉 채널의 에지에만 형성되도록 함으로써 상기 엘디디영역(124L)이 상기 채널의 에지에만 형성되도록 할 수 있다. 또한, 상기 액티브층(124)의 전기적 특성은 주입되는 도펀트의 종류에 따라 바뀌게 되는데, 인이나 비소 등의 5족 원소를 주입하여 N형을 형성하거나 붕소 등의 3족 원소를 주입하여 P형을 형성할 수 있다.
이때, 본 실시예에서는 n- 도핑을 실시한 후 n+ 도핑을 진행하는 방식으로 엘디디영역(124L) 및 소오스/드레인영역(124A, 124B)을 형성하는 경우를 예를 들어 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니며 상기 두 공정을 바뀌어서 진행하여도 무방하다.
이후, 상기 이온 도핑된 액티브층(124)에 레이저를 이용하거나 450℃ 정도의 열처리 또는 순간열처리 등을 이용하여 상기 이온을 활성화시키는 활성화공정을 진행할 수 있다.
다음으로, 도 6d에 도시된 바와 같이, 상기 기판(110) 전면에 제 2 절연막(115B)을 증착한 후, 포토리소그래피공정을 통해 상기 제 2 절연막(115B)과 제 1 절연막(115A)의 일부 영역을 제거하여 상기 소오스영역(124A)과 드레인영역(124C)의 일부를 노출시키는 콘택홀(140A, 140B)을 형성한다.
이후, 도 6e 및 도 7d에 도시된 바와 같이, 도전성 금속물질을 기판(110) 전면에 증착한 후, 포토리소그래피공정을 이용하여 패터닝함으로써 상기 제 1 콘택홀(140A)을 통해 소오스영역(124A)과 연결되는 소오스전극(122) 및 상기 제 2 콘택홀(140B)을 통해 드레인영역(124B)과 연결되는 드레인전극(123)을 형성한다.
다음으로, 도면에 도시하지는 않았지만, 상기 소오스전극(122) 및 드레인전극(123)을 포함하는 기판(110) 전면에 벤조사이클로부텐(benzocyclobutene; BCB) 또는 포토아크릴(photo acryl)과 같은 유기막으로 이루어진 제 3 절연막을 형성한 후, 포토리소그래피공정을 통해 상기 제 3 절연막의 일부 영역을 제거하여 드레인전극의 일부를 노출시키는 제 2 콘택홀을 형성할 수 있다.
이때, 상기 제 3 절연막은 실리콘산화막 또는 실리콘질화막(SiNx) 등의 무기절연막으로 형성할 수 있으며, 유기절연막과 무기절연막의 이중층으로 형성할 수도 있다.
이후, 상기 기판(110) 전면에 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide; IZO) 등과 같은 투과율이 뛰어난 투명 도전성물질을 증착한 후, 포토리소그래피공정을 이용하여 패터닝함으로써 상기 제 2 콘택홀을 통해 드레인전극(123)과 전기적으로 접속하는 화소전극을 형성할 수 있다.
한편, 상기와 같이 제작된 어레이 기판은 상기 어레이공정과는 다른 컬러필터공정을 통해 제작된 컬러필터 기판과 스페이서(spacer)에 의해 일정하게 이격되도록 셀갭(cell gap)이 마련되고, 상기 어레이 기판의 외곽에 형성된 실 패턴(seal pattern)에 의해 합착되어 단위 액정표시패널을 형성하게 된다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
상술한 바와 같이, 본 발명에 따른 다결정 실리콘 박막 트랜지스터 및 그 제조방법은 종래의 엘디디 구조의 적용에 따른 온 전류의 감소를 억제할 수 있으며, 엘디디 구조를 적용하지 않는 소자 대비 핫 캐리어 신뢰성이 우수한 소자를 구현할 수 있다.
더불어, 핫 캐리어의 안정성을 확보하여 소자의 특성과 신뢰성이 개선되며, 또한 간단한 공정에 의해 제조되므로 제조단가가 절감되어 생산성 면에서 우수하다.
Claims (10)
- 기판 위에 형성되며, 소오스/드레인영역과 채널영역 및 상기 채널영역의 모서리에 형성된 엘디디영역으로 구분되는 액티브층;상기 액티브층 위에 형성된 제 1 절연막;상기 제 1 절연막 위의 채널영역 상부에 형성되는 게이트전극;상기 게이트전극을 포함한 기판 위에 형성된 제 2 절연막;상기 제 2 절연막과 제 1 절연막이 제거되어 상기 소오스/드레인영역을 노출시키는 제 1 콘택홀과 제 2 콘택홀; 및상기 제 2 절연막 위에 형성되며, 상기 제 1 콘택홀을 통해 상기 소오스영역과 연결되는 소오스전극 및 상기 제 2 콘택홀을 통해 상기 드레인영역과 연결되는 드레인전극을 포함하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 액티브층은 다결정 실리콘 박막으로 이루어진 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 엘디디영역은 소오스/드레인영역에 비해 저농도의 불순물 이온이 주입되어 이루어진 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 엘디디영역은 상기 소오스/드레인영역과 채널영역 사이의 상기 채널영역의 모서리에만 구성되는 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 엘디디영역은 상기 채널영역의 모서리에 구성되어 상기 채널영역의 모서리의 전계 집중에 기인한 문턱 전압의 저하를 보상하는 것을 특징으로 하는 박막 트랜지스터.
- 기판 위에 소오스/드레인영역과 채널영역 및 엘디디영역으로 구분되는 액티브층을 형성하는 단계;상기 액티브층 위에 제 1 절연막을 형성하는 단계;상기 제 1 절연막 위의 채널영역 상부에 게이트전극을 형성하는 단계;상기 액티브층에 불순물 이온을 주입하여 소오스/드레인영역을 형성하며, 상기 채널영역의 모서리에만 엘디디영역을 형성하는 단계;상기 게이트전극을 포함한 기판 전면에 제 2 절연막을 형성하는 단계;상기 제 2 절연막 및 제 1 절연막을 패터닝하여 상기 소오스/드레인영역을 노출시키는 제 1 콘택홀 및 제 2 콘택홀을 형성하는 단계; 및상기 제 2 절연막 위에, 상기 제 1 콘택홀을 통해 상기 소오스영역과 연결되는 소오스전극 및 상기 제 2 콘택홀을 통해 상기 드레인영역과 연결되는 드레인전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법.
- 제 6 항에 있어서, 상기 소오스/드레인영역과 엘디디영역을 형성하는 단계는상기 게이트전극을 마스크로 하여 상기 액티브층에 n- 불순물 이온을 주입하여 상기 액티브층을 n- 도핑하는 단계;상기 n- 도핑된 액티브층의 채널영역의 모서리와 게이트전극을 덮도록 감광막 패턴을 형성하는 단계; 및상기 감광막 패턴을 마스크로 하여 상기 n- 도핑된 액티브층에 n+ 불순물 이온을 주입하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 6 항에 있어서, 상기 소오스/드레인영역과 엘디디영역을 형성하는 단계는상기 액티브층의 채널영역의 모서리와 게이트전극을 덮도록 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 마스크로 하여 상기 액티브층에 n+ 불순물 이온을 주입하는 단계;상기 감광막 패턴을 제거하는 단계; 및상기 게이트전극을 마스크로 하여 상기 액티브층에 n- 불순물 이온을 주입하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 삭제
- 제 6 항에 있어서, 상기 소오스/드레인영역과 엘디디영역을 형성한 후 주입 된 이온을 활성화시키는 활성화공정을 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040048689A KR101021777B1 (ko) | 2004-06-26 | 2004-06-26 | 다결정 실리콘 박막 트랜지스터 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040048689A KR101021777B1 (ko) | 2004-06-26 | 2004-06-26 | 다결정 실리콘 박막 트랜지스터 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050122990A KR20050122990A (ko) | 2005-12-29 |
| KR101021777B1 true KR101021777B1 (ko) | 2011-03-15 |
Family
ID=37294734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040048689A KR101021777B1 (ko) | 2004-06-26 | 2004-06-26 | 다결정 실리콘 박막 트랜지스터 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101021777B1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040019593A (ko) * | 2002-08-28 | 2004-03-06 | 엘지.필립스 엘시디 주식회사 | 액정표시장치의 제조방법 |
-
2004
- 2004-06-26 KR KR1020040048689A patent/KR101021777B1/ko active IP Right Grant
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040019593A (ko) * | 2002-08-28 | 2004-03-06 | 엘지.필립스 엘시디 주식회사 | 액정표시장치의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050122990A (ko) | 2005-12-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6166397A (en) | Display device with inverted type transistors in the peripheral and pixel portions | |
| KR100360965B1 (ko) | 반도체 장치의 제조 방법 | |
| US20100133541A1 (en) | Thin film transistor array substrate, its manufacturing method, and liquid crystal display device | |
| US9024323B2 (en) | Array substrate and method of fabricating the same | |
| US20010030323A1 (en) | Thin film semiconductor apparatus and method for driving the same | |
| KR20070072207A (ko) | 폴리실리콘 박막트랜지스터를 이용한 액정표시장치 및 그제조 방법 | |
| JPH10189998A (ja) | 表示用薄膜半導体装置及びその製造方法 | |
| US20040257487A1 (en) | Array substrate for liquid crystal display and fabrication method thereof | |
| US20050112807A1 (en) | Thin film transistor, method of fabricating the same and flat panel display using thin film transistor | |
| US7015122B2 (en) | Method of forming polysilicon thin film transistor | |
| KR20070072208A (ko) | 폴리실리콘 박막트랜지스터를 이용한 액정표시장치 및 그제조 방법 | |
| KR101021777B1 (ko) | 다결정 실리콘 박막 트랜지스터 및 그 제조방법 | |
| KR101041265B1 (ko) | 다결정 실리콘 박막 트랜지스터 및 그 제조방법 | |
| KR101021693B1 (ko) | 액정표시패널 및 그 제조방법 | |
| JP4986347B2 (ja) | 半導体装置の作製方法 | |
| US8754418B2 (en) | Semiconductor device, and method for producing same | |
| KR100631019B1 (ko) | 박막 트랜지스터 및 그 제조방법 | |
| KR101130938B1 (ko) | 액정표시장치 및 그 제조방법 | |
| JP2009272534A (ja) | 半導体装置、表示装置及び集積回路 | |
| JP3845569B2 (ja) | 薄膜半導体装置及びその製造方法並びに当該装置を備える電子デバイス | |
| KR20060135429A (ko) | 액정표시장치 및 그 제조방법 | |
| KR20030082139A (ko) | 오프셋 구조를 이용한 액정표시장치용 박막트랜지스터와그 제조방법 | |
| KR101050903B1 (ko) | 다결정 실리콘 박막 트랜지스터 및 그 제조방법 | |
| JP3293568B2 (ja) | 薄膜トランジスタ | |
| JP4604675B2 (ja) | 表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20131227 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20150227 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20160226 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20180213 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20200219 Year of fee payment: 10 |