KR101050903B1 - 다결정 실리콘 박막 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명의 다결정 실리콘 박막 트랜지스터 및 그 제조방법은 엘디디영역을 소오스/드레인영역보다 깊게 형성하여 필드(field)의 급격한 변화를 방지함으로써 소자의 신뢰성을 향상시키기 위한 것으로, 기판 위에 형성되되, 엘디디영역이 소오스/드레인영역보다 폭이 넓고 깊이가 깊어 상기 소오스/드레인영역을 감싸도록 형성된 액티브층; 상기 기판 위에 형성된 제 1 절연막; 상기 액티브층 상부에 상기 제 1 절연막을 개재하여 형성된 게이트전극; 상기 기판 위에 형성되며, 제 1 콘택홀이 형성되어 있는 제 2 절연막; 및 상기 제 2 절연막 위에 형성되며, 상기 제 1 콘택홀을 통해 소오스영역에 연결되는 소오스전극 및 드레인영역에 연결되는 드레인전극을 포함한다.
다결정 실리콘 박막 트랜지스터, 엘디디영역, 소오스/드레인영역

Description

다결정 실리콘 박막 트랜지스터 및 그 제조방법{POLYCRYSTALLINE SILICON THIN FILM TRANSISTOR AND METHOD OF FABRICATING THE SAME}
도 1은 일반적인 액정표시장치의 어레이 기판 일부를 나타내는 평면도.
도 2는 도 1에 도시된 액정표시장치의 I-I'선에 따른 단면을 나타내는 도면.
도 3a 및 도 3b는 도 2에 도시된 박막 트랜지스터의 액티브층을 확대하여 나타내는 단면도.
도 4는 본 발명의 실시예에 따른 박막 트랜지스터의 단면을 나타내는 예시도.
도 5a 내지 도 5f는 도 4에 도시된 박막 트랜지스터의 제조공정을 순차적으로 나타내는 예시도.
도 6a 내지 도 6c는 본 발명의 제 1 실시예에 따라 엘디디영역 및 소오스/드레인영역을 형성하는 과정을 순차적으로 나타내는 예시도.
도 7a 및 도 7b는 본 발명의 제 2 실시예에 따라 엘디디영역 및 소오스/드레인영역을 형성하는 과정을 나타내는 예시도.
** 도면의 주요부분에 대한 부호의 설명 **
110,210 : 어레이 기판 124,224 : 액티브층
124D,224D : 드레인영역 124S,224S : 소오스영역
124DL,224DL,124SL,224SL : 엘디디영역
본 발명은 박막 트랜지스터 및 그 제조방법에 관한 것으로, 특히 엘디디영역을 형성하여 소자의 신뢰성을 향상시킨 다결정 실리콘 박막 트랜지스터 및 이를 구비한 액정표시장치에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박막형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다. 특히, 이러한 평판표시장치 중 액정표시장치(Liquid Crystal Display; LCD)는 액정의 광학적 이방성을 이용하여 이미지를 표현하는 장치로서, 해상도와 컬러표시 및 화질 등에서 우수하여 노트북이나 데스크탑 모니터 등에 활발하게 적용되고 있다.
상기 액정표시장치는 크게 제 1 기판인 컬러필터(color filter) 기판과 제 2 기판인 어레이(array) 기판 및 상기 컬러필터 기판과 어레이 기판 사이에 형성된 액정층(liquid crystal layer)으로 구성된다.
이때, 상기 액정표시장치의 스위칭소자로는 일반적으로 박막 트랜지스터(Thin Film Transistor; TFT)를 사용하며, 상기 박막 트랜지스터의 채널층으로는 비정질 실리콘(amorphous silicon) 박막 또는 다결정 실리콘(polycrystalline silicon) 박막을 사용한다.
이하, 도면을 참조하여 액정표시장치의 구조에 대해서 개략적으로 설명한다.
도 1은 일반적인 액정표시장치의 어레이 기판 일부를 나타내는 평면도로써, 실제의 액정표시장치에서는 N개의 게이트라인과 M개의 데이터라인이 교차하여 NxM개의 화소가 존재하지만 설명을 간단하게 하기 위해 도면에는 단지 한 화소만을 나타내었다.
한편, 도 2는 도 1에 도시된 액정표시장치의 I-I'선에 따른 단면을 나타내는 도면으로써, 스위칭소자인 다결정 실리콘 박막 트랜지스터의 단면을 나타내고 있다.
도면에 도시된 바와 같이, 상기 어레이 기판(10)에는 상기 기판(10) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(16)과 데이터라인(17)이 형성되어 있다. 또한, 상기 게이트라인(16)과 데이터라인(17)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있으며, 상기 화소영역에는 화소전극(18)이 형성되어 있다.
이때, 상기 박막 트랜지스터는 게이트라인(16)에 연결된 게이트전극(21), 데이터라인(17)에 연결된 소오스전극(22) 및 화소전극(18)에 연결된 드레인전극(23)으로 구성된다. 또한, 상기 박막 트랜지스터는 상기 게이트전극(21)과 소오스/드레인전극(22, 23)의 절연을 위한 제 1 절연막(15A)과 제 2 절연막(15B) 및 상기 게이트전극(21)에 공급되는 게이트 전압에 의해 소오스전극(22)과 드레인전극(23) 간에 전도채널(conductive channel)을 형성하는 액티브층(24)을 포함한다.
이때, 상기 제 1 절연막(15A) 및 제 2 절연막(15B)에 형성된 제 1 콘택홀(40A)을 통해 상기 소오스전극(22)은 액티브층(24)의 소오스영역(24S)과 전기적으로 접속하며 상기 드레인전극(23)은 액티브층(24)의 드레인영역(24D)과 전기적으로 접속하게 된다. 또한, 상기 드레인전극(23) 위에는 제 2 콘택홀(40B)이 형성된 제 3 절연막(15C)이 있어, 상기 제 2 콘택홀(40B)을 통해 상기 드레인전극(23)과 화소전극(18)이 전기적으로 접속되게 된다.
한편, 상기와 같이 구성된 다결정 실리콘 박막 트랜지스터의 경우 장시간 동작시 액티브영역의 소정부분이 파괴되는 불량이 발생할 가능성이 있는데, 이를 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3a 및 도 3b는 도 2에 도시된 박막 트랜지스터의 액티브층을 확대하여 나타내는 단면도이다.
박막 트랜지스터가 온(on)되었을 경우, 도 3a에 도시된 바와 같이, 일반적인 박막 트랜지스터는 진성(intrinsic)의 반도체층인 액티브층(24)과 N+층인 소오스/드레인영역(24S, 24D) 사이의 정션(junction)부(J)에 강한 전기장이 형성되게 된다. 그 결과 상기 전기장 및 공핍층(depletion layer)의 형성시 발생되는 핫-캐리어(hot carrier)에 의해 상기 정션부(J)가 파괴되는 문제점이 발생하게 된다.
이와 같은 정션부의 파괴를 완화하기 위해, 도 3b에 도시된 바와 같이, 드레 인 필드(field)를 약하게 하는 엘디디영역(24SL, 24DL)을 형성하기도 하나, N-층인 상기 엘디디영역(24SL, 24DL)이 얕은(shallow) 구조로 되어있어 상기 엘디디영역(24SL, 24DL)과 소오스/드레인영역(24S, 24D) 사이의 정션부(J)에서 전기장의 급격한 변화로 여전히 열화가 발생할 수 있다.
본 발명은 상기한 문제를 해결하기 위한 것으로, 엘디디 구조의 박막 트랜지스터의 신뢰성을 향상시킨 다결정 실리콘 박막 트랜지스터 및 그 제조방법을 제공하는데 목적이 있다.
또한, 본 발명의 다른 목적은 상기와 같이 신뢰성이 향상된 다결정 실리콘 박막 트랜지스터를 구비함으로써 수명이 향상된 액정표시장치 및 그 제조방법을 제공하는데 있다.
본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.
상기한 목적을 달성하기 위하여, 본 발명의 액정표시소자는 기판 위에 형성되되, 엘디디영역이 소오스/드레인영역보다 폭이 넓고 깊이가 깊어 상기 소오스/드레인영역을 감싸도록 형성된 액티브층, 상기 기판 위에 형성된 제 1 절연막, 상기 액티브층 상부에 상기 제 1 절연막을 개재하여 형성된 게이트전극, 상기 기판 위에 형성되며, 제 1 콘택홀이 형성되어 있는 제 2 절연막 및 상기 제 2 절연막 위에 형 성되며, 상기 제 1 콘택홀을 통해 소오스영역에 연결되는 소오스전극 및 드레인영역에 연결되는 드레인전극을 포함한다.
이때, 상기 엘디디영역은 소오스/드레인영역을 감싸도록 형성되어 필드가 급격하게 변화하는 것을 방지할 수 있다.
또한, 본 발명의 박막 트랜지스터의 제조방법은 기판을 제공하는 단계; 상기 기판 위에 액티브층을 형성하는 단계; 상기 기판 전면에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막이 형성된 액티브층 상부에 게이트전극을 형성하는 단계; 상기 게이트전극을 마스크로 N-의 불순물 이온을 주입하여 상기 액티브층에 엘디디영역을 형성하는 단계; 상기 게이트전극을 포함하여 상기 액티브층 상부에 소오스/드레인영역 형성을 위한 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로 N+의 불순물 이온을 주입하여 상기 엘디디영역 내에 상기 엘디디영역보다 깊이가 얕은 소오스/드레인영역을 형성하는 단계; 상기 기판 위에 제 1 콘택홀이 형성되어 있는 제 2 절연막을 형성하는 단계; 및 상기 제 2 절연막 위에 상기 제 1 콘택홀을 통해 소오스영역에 연결되는 소오스전극 및 드레인영역에 연결되는 드레인전극을 형성하는 단계를 포함한다.
이때, 상기 소오스/드레인영역 및 엘디디영역을 형성하는 단계는 상기 게이트전극을 마스크로 N-의 불순물 이온을 주입하여 액티브층에 엘디디영역을 형성하는 단계, 상기 게이트전극을 포함하여 상기 액티브층 상부에 엘디디영역이 형성될 길이만큼 포토레지스트 패턴을 형성하는 단계 및 상기 포토레지스트 패턴을 마스크로 N+의 불순물 이온을 주입하여 상기 엘디디영역보다 깊이가 얕은 소오스영역 및 드레인영역을 형성하는 단계를 포함할 수 있다.
또는, 상기 소오스/드레인영역 및 엘디디영역을 형성하는 단계는 상기 게이트전극을 포함하여 상기 액티브층 상부에 엘디디영역이 형성될 길이만큼 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 마스크로 N+의 불순물 이온을 주입하여 액티브층에 소오스영역 및 드레인영역을 형성하는 단계 및 상기 포토레지스트 패턴을 제거한 후 상기 게이트전극을 마스크로 N-의 불순물 이온을 주입하여 상기 소오스/드레인영역보다 깊이가 깊은 엘디디영역을 형성하는 단계를 포함할 수도 있다.
한편, 상기 엘디디영역은 소오스/드레인영역보다 더 높은 가속전압을 이용하여 불순물 이온을 주입함으로써 상기 소오스/드레인영역보다 깊이가 더 깊게 형성할 수 있으며, 이때 상기 소오스/드레인영역은 50∼70keV의 가속전압을 이용하고 상기 엘디디영역은 70∼90keV의 가속전압을 이용하여 불순물 이온을 주입하여 형성할 수 있다.
또한, 본 발명의 액정표시장치는 상기와 같이 구성되는 박막 트랜지스터를 포함하는 어레이 기판과 컬러필터 기판 및 상기 어레이 기판과 컬러필터 기판 사이에 형성된 액정층을 포함한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 액정표시소자 및 그 제조방법의 바람직한 실시예를 상세히 설명한다.
도 4는 본 발명의 실시예에 따른 박막 트랜지스터의 단면을 나타내는 예시도로써, 액티브층으로 다결정 실리콘을 이용한 다결정 실리콘 박막 트랜지스터를 예 들 들어 나타내고 있다.
도면에 도시된 바와 같이, 어레이 기판(110) 위에 엘디디영역(124SL, 124DL)과 소오스/드레인영역(124S, 124D)을 포함하는 액티브층(124)이 형성되어 있으며, 상기 액티브층(124) 위에 게이트절연막인 제 1 절연막(115A)이 형성되어 있다.
그리고, 상기 액티브층(124) 위에 제 1 절연막(115A)을 사이에 두고 게이트전극(121)이 형성되어 있으며, 상기 게이트전극(121)을 포함하는 기판(110) 위에는 제 1 콘택홀이 형성된 제 2 절연막(115B)이 형성되어 있다.
이때, 상기 제 2 절연막(115B) 위에는 상기 제 1 콘택홀을 통해 액티브층(124)의 소오스영역(124S)에 전기적으로 접속하는 소오스전극(122) 및 드레인영역(124D)에 전기적으로 접속하는 드레인전극(123)이 각각 형성되어 있다.
상기 소오스/드레인전극(122, 123) 상부에는 제 2 콘택홀이 형성된 제 3 절연막(115C)이 형성되어 있으며, 상기 제 3 절연막(115C) 위에는 상기 제 2 콘택홀을 통해 상기 드레인전극(123)과 전기적으로 접속하는 화소전극(118)이 형성되어 있다.
한편, 상기와 같이 구성된 다결정 실리콘 박막 트랜지스터는 전술한 소자의 신뢰성 확보를 위해 엘디디영역(124SL, 124DL)이 소오스/드레인영역(124S, 124D)에 비해 더 깊게 도핑층이 형성되어 있다. 즉, N-층인 엘디디영역(124SL, 124DL)이 N+층인 소오스/드레인영역(124S, 124D)에 비해 더 깊은 깊이로 형성되어 전체적으로 상기 엘디디영역(124SL, 124DL)이 소오스/드레인영역(124S, 124D)을 감싸고 있어 필드가 급격하게 변화하는 영역이 없게 되는데, 이를 다음의 박막 트랜지스터 제조공정을 통해 상세히 설명한다.
도 5a 내지 도 5f는 도 4에 도시된 박막 트랜지스터의 제조공정을 순차적으로 나타내는 예시도이다.
먼저, 도 5a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 기판(110) 위에 채널층으로 사용할 액티브층(124)을 포토리소그래피(photolithography)공정을 통해 패터닝하여 형성한다.
이때, 상기 기판(110) 위에 실리콘산화막(SiO2)으로 구성되는 버퍼층(buffer layer)을 형성한 후 상기 버퍼층 위에 액티브층(124)을 형성할 수도 있다. 상기 버퍼층은 유리기판(110) 내에 존재하는 나트륨(natrium; Na) 등의 불순물이 공정 중에 상부층으로 침투하는 것을 차단하는 역할을 한다.
한편, 상기 액티브층(124)은 비정질 실리콘 박막 또는 결정화된 실리콘 박막으로 형성할 수 있으나, 본 실시예에서는 결정화된 실리콘 박막을 이용하여 박막 트랜지스터를 구성한 경우를 예를 들어 나타내고 있다. 상기 다결정 실리콘 박막은 기판(110) 위에 비정질 실리콘 박막을 증착한 후 여러 가지 결정화 방식을 이용하여 형성할 수 있으며, 이를 설명하면 다음과 같다.
먼저, 비정질 실리콘 박막은 여러 가지 방법으로 증착하여 형성할 수 있으며, 상기 비정질 실리콘 박막을 증착하는 대표적인 방법으로는 저압 화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD)방법과 플라즈마 화 학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)방법이 있다.
이후, 상기 비정질 실리콘 박막 내에 존재하는 수소원자를 제거하기 위한 탈수소화(dehydrogenation)공정을 진행한 뒤 결정화를 실시한다. 이때, 비정질 실리콘 박막을 결정화하는 방법으로는 크게 비정질 실리콘 박막을 고온 요로(furnace)에서 열처리하는 고상 결정화(Solid Phase Crystallization; SPC)방법과 레이저를 이용하는 엑시머 레이저 어닐링(Eximer Laser Annealing; ELA)방법이 있다.
한편, 상기 레이저 결정화로는 펄스(pulse) 형태의 레이저를 이용한 엑시머 레이저 어닐링방법이 주로 이용되나, 근래에는 그레인을 수평방향으로 성장시켜 결정화특성을 획기적으로 향상시킨 순차적 수평결정화(Sequential Lateral Solidification; SLS)방법이 제안되어 널리 연구되고 있다.
상기 순차적 수평결정화는 그레인이 액상(liquid phase) 실리콘과 고상(solid phase) 실리콘의 경계면에서 상기 경계면에 대하여 수직 방향으로 성장한다는 사실을 이용한 것으로, 레이저 에너지의 크기와 레이저빔의 조사범위를 적절하게 조절하여 그레인을 소정의 길이만큼 측면 성장시킴으로써 실리콘 그레인의 크기를 향상시킬 수 있는 결정화방법이다.
다음으로, 도 5b에 도시된 바와 같이, 상기 기판(110) 전면에 게이트절연막인 제 1 절연막(115A)을 형성한 후, 상기 제 1 절연막(115A) 위에 도전성 금속물질로 이루어진 게이트전극(121)을 형성한다. 이때, 상기 게이트전극(121)은 제 1 절연막(115A) 위에 알루미늄(aluminium; Al), 알루미늄 합금, 텅스텐(tungsten; W), 구리(copper; Cu), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo) 등과 같은 도전 성 금속물질을 증착한 후, 포토리소그래피공정을 이용하여 상기 도전성 금속물질을 패터닝함으로써 형성할 수 있다.
이후, 상기 액티브층(124)의 소정 영역에 약 1014∼1015dose/cm2의 고농도로 불순물 이온을 주입하여 저항성 접촉층(ohmic contact layer)인 소오스영역(124S)과 드레인영역(124D)을 형성하며, 약 ∼1013dose/cm2의 저농도로 불순물 이온을 주입하여 상기 소오스/드레인영역(124S, 124D)보다 깊이가 깊은 엘디디영역(124SL, 124DL)을 형성한다.
상기 액티브층(124)의 전기적 특성은 주입되는 도펀트의 종류에 따라 바뀌게 되는데, 여기서는 인(phosphorus; P) 등의 5족 원소를 주입하여 N형 박막 트랜지스터를 형성하는 것을 예를 들어 나타내고 있다.
상기와 같이 본 실시예에서는 엘디디영역(124SL, 124DL)이 소오스/드레인영역(124S, 124D)에 비해 더 깊게, 즉 상기 엘디디영역(124SL, 124DL)이 소오스/드레인영역(124S, 124D)을 둘러싸는 형태가 되도록 형성하였는데, 이를 도면을 참조하여 자세히 설명하면 다음과 같다.
도 6a 내지 도 6c는 본 발명의 제 1 실시예에 따라 엘디디영역 및 소오스/드레인영역을 형성하는 과정을 순차적으로 나타내는 예시도이다.
먼저, 도 6a에 도시된 바와 같이, 상기 게이트전극(121)을 마스크로 액티브층(124)의 소정영역에 저농도의 불순물 이온을 주입하여 N-층인 엘디디영역(124SL, 124DL)을 형성한다. 이때, 상기 엘디디영역(124SL, 124DL)은 일반적인 소오스/드레 인영역 형성시의 50∼70keV보다 높은 70∼90keV 정도의 가속전압을 사용함으로써 후에 형성할 소오스/드레인영역보다 깊이가 더 깊게 형성할 수 있게 된다.
즉, 더 높은 가속전압을 사용하여 이온을 주입함으로써 소오스/드레인영역보다 더 깊은 깊이의 엘디디영역(124SL, 124DL)을 먼저 형성하게 된다.
이후, 소오스/드레인영역을 형성하기 위해, 도 6b에 도시된 바와 같이, 포토레지스트(photoresist)(170) 패턴을 엘디디영역(124SL, 124DL)이 형성될 길이만큼 게이트전극(121) 상부에 형성한 후, 상기 엘디디영역(124SL, 124DL) 도핑보다 낮은 가속전압으로 불순물 이온을 주입함으로써 상기 엘디디영역(124SL, 124DL)보다 깊이가 얕게 소오스/드레인영역(124S, 124D)을 형성한다.
이후, 상기 포토레지스트 패턴을 제거하고 나면, 도 6c에 도시된 바와 같이, N-층인 엘디디영역(124SL, 124DL)이 소오스/드레인영역(124S, 124D)인 N+층을 감싸고 있어 기존구조처럼 필드가 급격하게 변화하는 영역이 없어 핫-캐리어 등에 의한 열화를 방지할 수 있게 된다.
한편, 상기 실시예에서는 엘디디영역을 먼저 형성한 후 소오스/드레인영역을 형성하는 것을 예를 들어 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니며, 엘디디영역이 소오스/드레인영역보다 깊게, 즉 상기 엘디디영역이 소오스/드레인영역을 감싸도록 형성하여 필드가 급격하게 변화하는 것을 방지할 수 있는 구조이기만 하면 소오스/드레인영역을 형성한 후 엘디디영역을 형성할 수도 있으며, 이를 다음의 제 2 실시예를 통해 설명한다.
도 7a 및 도 7b는 본 발명의 제 2 실시예에 따라 엘디디영역 및 소오스/드레인영역을 형성하는 과정을 나타내는 예시도이다.
도 7a에 도시된 바와 같이, 상기 게이트전극(121)을 포함하여 엘디디가 형성될 영역을 포토레지스트(270) 패턴을 이용하여 먼저 가리고 N+ 불순물 이온을 주입함으로써 액티브층(224)의 소정영역에 소오스/드레인영역(224S, 224D)을 형성한다.
다음으로, 도 7b에 도시된 바와 같이, 상기 포토레지스트 패턴을 제거하고 나서 상기 소오스/드레인영역(124S, 124D) 형성시 사용한 가속전압보다 높은 가속전압을 이용하여 저농도의 불순물 이온을 주입함으로써 상기 소오스/드레인영역(124S, 124D)보다 더 깊은 깊이의 엘디디영역(124SL, 124DL)을 형성한다. 이때, 게이트전극(121)은 이온이 액티브층(124)의 소정영역, 즉 채널영역으로 침투하는 것을 방지하는 이온 스타퍼로써의 역할을 하게되며, 먼저 형성되어 있는 고농도의 소오스/드레인영역(124S, 124D)은 저농도의 엘디디 도핑에 의해 전혀 영향을 받지 않는다.
상기 제 1 실시예 및 제 2 실시예와 같이 엘디디영역이 소오스/드레인영역을 감싸도록 형성함으로써 급격한 필드의 변화를 방지하여 소자의 신뢰성을 향상시킬 수 있게 되며, 이후 상기와 같은 이온 주입공정 후에 주입된 도펀트를 활성화하는 공정을 진행할 수도 있다.
다음으로, 도 5c에 도시된 바와 같이, 상기 기판(110) 전면에 제 2 절연막(115B)을 증착한 후, 포토리소그래피공정을 통해 상기 제 2 절연막(115B)과 제 1 절연막(115A)의 일부 영역을 제거하여 상기 소오스영역(124S)과 드레인영역(124D)의 일부를 노출시키는 제 1 콘택홀(140A)을 형성한다.
이후, 도 5d에 도시된 바와 같이, 도전성 금속물질을 기판(110) 전면에 증착한 후, 포토리소그래피공정을 이용하여 패터닝함으로써 상기 제 1 콘택홀(140A)을 통해 소오스영역(124S)과 연결되는 소오스전극(122) 및 드레인영역(124D)과 연결되는 드레인전극(123)을 형성한다. 이때, 상기 소오스전극(122)의 소정 부분은 연장되어 데이터라인(117)과 전기적으로 접속하게 된다.
다음으로, 도 5e에 도시된 바와 같이, 상기 소오스전극(122) 및 드레인전극(123)을 포함하는 기판(110) 전면에 벤조사이클로부텐(benzocyclobutene; BCB) 또는 포토아크릴(photo acryl)과 같은 유기막으로 이루어진 제 3 절연막(115C)을 형성한 후, 포토리소그래피공정을 통해 상기 제 3 절연막(115C)의 일부 영역을 제거하여 드레인전극(123)의 일부를 노출시키는 제 2 콘택홀(140B)을 형성한다.
이때, 상기 제 3 절연막(115C)은 실리콘산화막 또는 실리콘질화막(SiNx) 등의 무기절연막으로 형성할 수 있으며, 유기절연막과 무기절연막의 이중층으로 형성할 수도 있다.
이후, 도 5f에 도시된 바와 같이, 상기 기판(110) 전면에 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide; IZO) 등과 같은 투과율이 뛰어난 투명 도전성물질을 증착한 후, 포토리소그 래피공정을 이용하여 패터닝함으로써 상기 제 2 콘택홀(140B)을 통해 드레인전극(123)과 전기적으로 접속하는 화소전극(118)을 형성한다.
한편, 전술한 바와 같이 신뢰성이 향상된 박막 트랜지스터를 포함하는 어레이 기판은 상기 어레이공정과는 다른 컬러필터공정을 통해 제작된 컬러필터 기판과 스페이서(spacer)에 의해 일정하게 이격되도록 셀갭(cell gap)이 마련되고, 상기 어레이 기판의 외곽에 형성된 실 패턴(seal pattern)에 의해 합착되어 단위 액정표시장치를 형성하게 된다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
상술한 바와 같이, 본 발명에 따른 다결정 실리콘 박막 트랜지스터 및 그 제조방법은 엘디디영역을 소오스/드레인영역보다 깊이를 깊게 하여 상기 소오스/드레인영역을 감싸도록 형성함으로써 필드가 급격히 변화하는 영역을 제거하여 소자의 신뢰성을 향상시키는 효과를 제공한다.

Claims (9)

  1. 기판을 제공하는 단계;
    상기 기판 위에 액티브층을 형성하는 단계;
    상기 기판 전면에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막이 형성된 액티브층 상부에 게이트전극을 형성하는 단계;
    상기 게이트전극을 마스크로 N-의 불순물 이온을 주입하여 상기 액티브층에 엘디디영역을 형성하는 단계;
    상기 게이트전극을 포함하여 상기 액티브층 상부에 소오스/드레인영역 형성을 위한 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 마스크로 N+의 불순물 이온을 주입하여 상기 엘디디영역 내에 상기 엘디디영역보다 깊이가 얕은 소오스/드레인영역을 형성하는 단계;
    상기 기판 위에 제 1 콘택홀이 형성되어 있는 제 2 절연막을 형성하는 단계; 및
    상기 제 2 절연막 위에 상기 제 1 콘택홀을 통해 소오스영역에 연결되는 소오스전극 및 드레인영역에 연결되는 드레인전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법.
  2. 제 1 항에 있어서, 상기 액티브층은 다결정 실리콘 박막으로 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  3. 제 1 항에 있어서, 상기 엘디디영역은 상기 소오스/드레인영역을 감싸도록 형성되어 필드가 급격하게 변화하는 것을 방지하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  4. 삭제
  5. 제 1 항에 있어서, 상기 엘디디영역은 소오스/드레인영역보다 더 높은 가속전압을 이용하여 불순물 이온을 주입함으로써 상기 소오스/드레인영역보다 깊이가 더 깊게 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  6. 제 5 항에 있어서, 상기 소오스/드레인영역은 50∼70keV의 가속전압을 이용하고 상기 엘디디영역은 70∼90keV의 가속전압을 이용하여 불순물 이온을 주입함으로써 상기 엘디디영역이 소오스/드레인영역보다 깊이가 더 깊게 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  7. 삭제
  8. 삭제
  9. 삭제
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