KR101021719B1 - 액정표시소자 및 그 제조방법 - Google Patents
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Abstract
본 발명의 액정표시소자 및 그 제조방법은 회절노광을 이용하여 게이트전극과 데이터라인 및 액티브패턴을 동시에 패터닝함으로써 제조공정을 단순화하기 위한 것으로, 소자영역 및 스토리지영역이 정의되는 기판을 제공하는 단계; 상기 기판 위에 차례대로 제 1 도전막, 제 1 절연막, 실리콘층, 제 2 절연막 및 제 2 도전막을 형성하는 단계; 제 1 회절마스크를 적용하여 상기 소자영역에 상기 제 2 도전막으로 이루어진 데이터라인과 게이트전극을 형성하는 한편 상기 게이트전극 하부에 상기 실리콘층으로 이루어진 액티브패턴을 형성하며, 상기 스토리지영역에 상기 실리콘층으로 이루어진 제 1 스토리지전극을 형성하는 단계; 상기 데이터라인과 게이트전극, 액티브패턴 및 제 1 스토리지전극이 형성된 상기 기판 전면에 제 3 절연막을 증착하는 단계; 제 2 회절마스크를 적용하여 상기 제 2, 제 3 절연막을 선택적으로 제거함으로써 제 1 콘택홀 내지 제 5 콘택홀을 형성하며, 상기 제 1 도전막과 제 1, 제 2, 제 3 절연막을 선택적으로 제거함으로써 상기 제 1 도전막으로 이루어진 화소전극을 형성하는 한편 상기 게이트전극 상, 하부 및 상기 화소전극 가장자리의 기판 표면을 노출시키는 트랜치를 형성하는 단계; 상기 트랜치 내부에 희생층을 형성하는 단계; 및 상기 제 3 절연막 위에 도전성 금속물질을 증착한 후 패터닝하여 상기 도전성 금속물질로 이루어진 게이트라인을 형성하며, 상기 제 1 콘택홀을 통해 상기 액티브층과 연결되는 소오스전극 및 드레인전극을 형성하고 상기 제 4 콘택홀을 통해 상기 제 1 스토리지전극과 연결되는 스토리지라인을 형성하는 단계를 포함한다.
회절노광, 게이트전극, 데이터라인, 액티브패턴, 트랜치
Description
도 1은 일반적인 액정표시장치의 어레이 기판 일부를 나타내는 평면도.
도 2a 내지 도 2f는 도 1에 도시된 액정표시소자의 I-I'선에 따른 제조공정을 순차적으로 나타내는 단면도.
도 3은 본 발명의 실시예에 따른 액정표시장치의 어레이 기판 일부를 나타내는 평면도.
도 4a 내지 도 4e는 도 3에 도시된 액정표시소자의 IIIa-IIIa' 및 IIIb-IIIb'선에 따른 제조공정을 순차적으로 나타내는 예시도.
도 5a 내지 도 5e는 본 발명의 실시예에 따른 제 1 회절노광공정을 구체적으로 나타내는 단면도.
도 6a 내지 도 6c는 도 5a 내지 도 5e에 도시된 제 1 회절노광공정을 순차적으로 나타내는 평면도.
도 7a 내지 도 7e는 본 발명의 실시예에 따른 제 2 회절노광공정을 구체적으로 나타내는 단면도.
도 8a 내지 도 8e는 도 7a 내지 도 7e에 도시된 제 2 회절노광공정을 순차적으로 나타내는 평면도.
** 도면의 주요부분에 대한 부호의 설명 **
110 : 어레이 기판 116 : 게이트라인
117 : 데이터라인 118 : 화소전극
120B' : 제 1 스토리지전극 121 : 게이트전극
122 : 소오스전극 123 : 드레인전극
124 : 액티브패턴 130B : 제 2 스토리지전극
140A∼140E : 콘택홀 140L,140T : 트랜치
150 : 스토리지라인 160 : 희생층
본 발명은 액정표시소자 및 그 제조방법에 관한 것으로, 특히 박막 트랜지스터의 제조에 사용되는 마스크수를 감소시킨 액정표시소자 및 그 제조방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박막형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다. 특히, 이러한 평판표시장치 중 액정표시장치(Liquid Crystal Display; LCD)는 액정의 광학적 이방성을 이용하여 이미지를 표현하는 장치로서, 해상도와 컬러표시 및 화질 등에서 우수하여 노트북이나 데스크 탑 모니터 등에 활발하게 적용되고 있다.
상기 액정표시장치는 크게 제 1 기판인 컬러필터(color filter) 기판과 제 2 기판인 어레이(array) 기판 및 상기 컬러필터 기판과 어레이 기판 사이에 형성된 액정층(liquid crystal layer)으로 구성된다.
이때, 상기 액정표시장치의 스위칭소자로는 일반적으로 박막 트랜지스터(Thin Film Transistor; TFT)를 사용하며, 상기 박막 트랜지스터의 채널층으로는 비정질 실리콘(amorphous silicon) 박막 또는 다결정 실리콘(polycrystalline silicon) 박막을 사용한다.
한편, 상기 액정표시장치의 제조공정은 기본적으로 박막 트랜지스터를 포함하는 어레이 기판의 제작에 다수의 마스크공정(즉, 포토리소그래피(photolithography)공정)을 필요로 하므로 생산성 면에서 상기 마스크공정의 수를 줄이는 방법이 요구되어지고 있다.
이하, 도 1을 참조하여 액정표시장치의 구조에 대해서 자세히 살펴본다.
도 1은 일반적인 액정표시장치의 어레이 기판 일부를 나타내는 평면도로써, 실제의 액정표시장치에서는 N개의 게이트라인과 M개의 데이터라인이 교차하여 NxM개의 화소가 존재하지만 설명을 간단하게 하기 위해 도면에는 단지 한 화소만을 나타내었다.
도면에 도시된 바와 같이, 상기 어레이 기판(10)에는 상기 기판(10) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(16)과 데이터라인(17)이 형성되어 있다. 또한, 상기 게이트라인(16)과 데이터라인(17)의 교차영역에는 스위칭소자 인 박막 트랜지스터가 형성되어 있으며, 상기 각 화소영역에는 화소전극(18)이 형성되어 있다.
이때, 상기 박막 트랜지스터는 상기 게이트라인(16)에 연결된 게이트전극(21), 데이터라인(17)에 연결된 소오스전극(22) 및 화소전극(18)에 연결된 드레인전극(23)으로 구성된다. 또한, 상기 박막 트랜지스터는 상기 게이트전극(21)과 소오스/드레인전극(22, 23)의 절연을 위한 제 1 절연막(미도시)과 제 2 절연막(미도시) 및 상기 게이트전극(21)에 공급되는 게이트 전압에 의해 소오스전극(22)과 드레인전극(23) 간에 전도채널(conductive channel)을 형성하는 액티브층(24)을 포함한다.
이때, 상기 절연막에 형성된 제 1 콘택홀(40A)을 통해 상기 소오스전극(22)은 액티브층(24)의 소오스영역과 전기적으로 접속하며 상기 드레인전극(23)은 액티브층(24)의 드레인영역과 전기적으로 접속하게 된다. 또한, 상기 드레인전극(23) 위에는 제 2 콘택홀(40B)이 형성된 제 3 절연막(미도시)이 있어, 상기 제 2 콘택홀(40B)을 통해 상기 드레인전극(23)과 화소전극(18)이 전기적으로 접속되게 된다.
이하, 도 2a 내지 도 2f를 참조하여 상기와 같이 구성되는 액정표시소자의 제조공정을 자세히 설명한다.
도 2a 내지 도 2f는 도 1에 도시된 액정표시소자의 I-I'선에 따른 제조공정을 순차적으로 나타내는 단면도로써, 도시되어 있는 박막 트랜지스터는 액티브층으로 다결정 실리콘을 이용한 다결정 실리콘 박막 트랜지스터로 게이트전극과 소오스 전극 및 드레인전극이 상기 액티브층 위의 동일 평면에 위치하는 코플라나 구조로 되어있다.
먼저, 도 2a에 도시된 바와 같이, 기판(10) 위에 포토리소그래피공정(이하, 포토공정이라 함)을 이용하여 다결정 실리콘층으로 이루어진 액티브패턴(24)을 형성한다.
다음으로, 도 2b에 도시된 바와 같이, 상기 액티브패턴(24)이 형성된 기판(10) 전면에 차례대로 제 1 절연막(15A)과 도전성 금속물질을 증착한 후, 포토공정을 이용하여 상기 도전성 금속물질을 패터닝함으로써 액티브패턴(24) 위에 제 1 절연막(15A)이 개재된 게이트전극(21)을 형성한다.
이후, 상기 게이트전극(21)을 마스크로 액티브패턴(24)의 소정영역에 고농도의 불순물 이온을 주입하여 p+ 또는 n+의 소오스/드레인영역(24A, 24B)을 형성한다. 상기 소오스/드레인영역(24A, 24B)은 후술할 소오스/드레인전극과의 오믹-콘택(ohmic contact)을 위해 형성한다.
다음으로, 도 2c에 도시된 바와 같이, 상기 게이트전극(21)이 형성된 기판(10) 전면에 제 2 절연막(15B)을 증착한 후, 포토공정을 통해 상기 제 1 절연막(15A)과 제 2 절연막(15B)의 일부 영역을 제거하여 상기 소오스/드레인영역(24A, 24B)을 일부 노출시키는 제 1 콘택홀(40A)을 형성한다.
이후, 도 2d에 도시된 바와 같이, 도전성 금속물질을 기판(10) 전면에 증착한 후 포토공정을 이용하여 상기 제 1 콘택홀(40A)을 통해 소오스영역(24A)과 연결되는 소오스전극(22) 및 드레인영역(24B)과 연결되는 드레인전극(23)을 형성한다. 이때, 상기 소오스전극(22)을 구성하는 도전성 금속층의 일부는 일방향으로 연장되어 데이터라인(17)과 연결되게 된다.
다음으로, 도 2e에 도시된 바와 같이, 상기 기판(10) 전면에 제 3 절연막(15C)을 증착한 후 포토공정을 이용하여 상기 드레인전극(23)의 일부를 노출시키는 제 2 콘택홀(40B)을 형성한다.
마지막으로, 도 2f에 도시된 바와 같이, 상기 제 3 절연막(15C)이 형성된 기판(10) 전면에 투명 도전성물질을 증착한 후 포토공정을 이용하여 상기 제 2 콘택홀(40B)을 통해 드레인전극(23)과 연결되는 화소전극(18)을 형성한다.
상기에 설명된 바와 같이 다결정 실리콘 박막 트랜지스터를 포함하는 액정표시소자의 제조에는 액티브패턴, 게이트전극, 제 1 콘택홀, 소오스/드레인전극, 제 2 콘택홀 및 화소전극 등을 패터닝하는데 총 6번의 포토공정을 필요로 한다.
이때, 상기 포토공정은 마스크에 그려진 패턴을 박막이 증착된 기판 위에 전사시켜 원하는 패턴을 형성하는 일련의 공정으로 감광액 도포, 노광, 현상공정 등 다수의 공정으로 이루어져 있다. 그 결과 다수의 포토공정은 생산 수율을 떨어뜨리며 형성된 박막 트랜지스터에 결함이 발생될 확률을 높이게 하는 등 문제점이 있었다.
특히, 패턴을 형성하기 위하여 설계된 마스크는 매우 고가이어서, 공정에 적용되는 마스크수가 증가하면 액정표시장치의 제조비용이 이에 비례하여 상승하는 문제점이 있었다.
본 발명은 상기한 문제를 해결하기 위한 것으로, 마스크수를 감소시킨 다결정 실리콘 박막 트랜지스터 액정표시소자 및 그 제조방법을 제공하는데 목적이 있다.
또한, 본 발명의 다른 목적은 충분한 축적용량을 확보하는 동시에 개구율이 향상된 액정표시소자 및 그 제조방법을 제공하는데 있다.
본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.
상기한 목적을 달성하기 위하여, 본 발명의 액정표시소자의 제조방법은 소자영역 및 스토리지영역이 정의되는 기판을 제공하는 단계; 상기 기판 위에 차례대로 제 1 도전막, 제 1 절연막, 실리콘층, 제 2 절연막 및 제 2 도전막을 형성하는 단계; 제 1 회절마스크를 적용하여 상기 소자영역에 상기 제 2 도전막으로 이루어진 데이터라인과 게이트전극을 형성하는 한편 상기 게이트전극 하부에 상기 실리콘층으로 이루어진 액티브패턴을 형성하며, 상기 스토리지영역에 상기 실리콘층으로 이루어진 제 1 스토리지전극을 형성하는 단계; 상기 데이터라인과 게이트전극, 액티브패턴 및 제 1 스토리지전극이 형성된 상기 기판 전면에 제 3 절연막을 증착하는 단계; 제 2 회절마스크를 적용하여 상기 제 2, 제 3 절연막을 선택적으로 제거함으로써 제 1 콘택홀 내지 제 5 콘택홀을 형성하며, 상기 제 1 도전막과 제 1, 제 2, 제 3 절연막을 선택적으로 제거함으로써 상기 제 1 도전막으로 이루어진 화소전극을 형성하는 한편 상기 게이트전극 상, 하부 및 상기 화소전극 가장자리의 기판 표면을 노출시키는 트랜치를 형성하는 단계; 상기 트랜치 내부에 희생층을 형성하는 단계; 및 상기 제 3 절연막 위에 도전성 금속물질을 증착한 후 패터닝하여 상기 도전성 금속물질로 이루어진 게이트라인을 형성하며, 상기 제 1 콘택홀을 통해 상기 액티브층과 연결되는 소오스전극 및 드레인전극을 형성하고 상기 제 4 콘택홀을 통해 상기 제 1 스토리지전극과 연결되는 스토리지라인을 형성하는 단계를 포함한다.
이때, 상기 데이터라인, 게이트전극, 액티브패턴 및 제 1 스토리지전극을 형 성하는 단계는 광을 모두 투과시키는 제 1 투과영역과 광의 일부만 투과시키는 제 2 투과영역 및 광을 차단하는 차단영역이 마련된 제 1 마스크를 적용하여, 제 1 영역에 제 1 두께를 갖는 제 1 감광막패턴을 형성하며 제 2 영역에는 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 감광막패턴을 형성하는 단계; 상기 제 1 감광막패턴 및 제 2 감광막패턴을 마스크로 하여 상기 제 2 도전막, 제 2 절연막 및 실리콘층을 선택적으로 제거함으로써, 데이터라인과 액티브패턴 및 스토리지패턴을 형성하는 단계; 상기 제 2 감광막패턴을 제거하는 단계; 상기 남아있는 제 1 감광막패턴을 마스크로 하여 상기 제 2 도전막을 선택적으로 제거함으로써, 상기 액티브패턴 상부에 제 1 절연막이 개재된 게이트전극을 형성하는 단계; 및 상기 게이트전극을 마스크로 액티브층에 불순물 이온을 주입하여 소오스영역과 드레인영역을 형성하며, 스토리지패턴에 불순물 이온을 주입하여 제 1 스토리지전극을 형성하는 단계를 포함할 수 있다.
한편, 상기 다수의 콘택홀 및 트랜치를 형성하는 단계는 광을 모두 투과시키는 제 1 투과영역과 광의 일부만 투과시키는 제 2 투과영역 및 광을 차단하는 차단영역이 마련된 제 2 마스크를 적용하여, 제 1 영역에 제 1 두께를 갖는 제 1 감광막패턴을 형성하며 제 2 영역에는 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 감광막패턴을 형성하는 단계; 상기 제 1 감광막패턴 및 제 2 감광막패턴을 마스크로 하여 상기 제 3 절연막, 제 1 절연막 및 제 1 도전막을 선택적으로 제거함으로써, 제 2 스토리지전극을 포함하는 화소전극을 형성하며, 상기 화소전극 및 액티브패턴을 격리시키는 트랜치를 형성하는 단계; 상기 제 2 감광막패턴을 제거하는 단 계; 및 상기 남아있는 제 1 감광막패턴을 마스크로 하여 상기 제 3 절연막 및 제 2 절연막을 선택적으로 제거함으로써, 상기 소오스/드레인영역의 일부를 노출시키는 제 1 콘택홀, 상기 데이터라인의 일부를 노출시키는 제 2 콘택홀, 상기 화소전극의 일부 영역을 노출시키는 제 3 콘택홀, 상기 제 1 스토리지전극의 일부 영역을 노출시키는 제 4 콘택홀 및 상기 게이트전극의 일부 영역을 노출시키는 제 5 콘택홀을 형성하는 단계를 포함할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 액정표시소자 및 그 제조방법의 바람직한 실시예를 상세히 설명한다.
먼저, 도 3은 본 발명의 실시예에 따른 액정표시장치의 어레이 기판 일부를 나타내는 평면도로써, 특히 박막 트랜지스터를 포함하는 하나의 화소를 나타내고 있다.
즉, 실제의 액정표시소자에서는 N개의 게이트라인과 M개의 데이터라인이 교차하여 NxM개의 화소가 존재하지만 설명을 간단하게 하기 위해 도면에는 단지 한 화소만을 나타내었다.
이때, 본 실시예에서는 채널층으로 다결정 실리콘 박막을 이용한 다결정 실리콘 박막 트랜지스터를 예를 들어 설명하고 있으나 본 발명이 이에 한정되는 것은 아니며, 상기 채널층으로 비정질 실리콘 박막을 이용할 수도 있다.
도면에 도시된 바와 같이, 어레이 기판(110)에는 상기 기판(110) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(116)과 데이터라인(117)이 형성되어 있다. 또한, 상기 게이트라인(116)과 데이터라인(117)의 교차영역에는 스위칭소 자인 박막 트랜지스터가 형성되어 있으며, 상기 각 화소영역에는 화소전극(118)이 형성되어 있다.
이때, 상기 박막 트랜지스터는 게이트라인(116)에 연결된 게이트전극(121), 데이터라인(117)에 연결된 소오스전극(122) 및 화소전극(118)에 연결된 드레인전극(123)으로 구성되어 있다. 또한, 상기 박막 트랜지스터는 게이트전극(121)과 소오스/드레인전극(122, 123)의 절연을 위한 제 2 절연막(미도시)과 제 3 절연막(미도시) 및 상기 게이트전극(121)에 공급되는 게이트 전압에 의해 소오스전극(122)과 드레인전극(123) 간에 전도채널을 형성하는 액티브층(124)을 포함한다.
이때, 상기 제 2 절연막과 제 3 절연막에 형성된 제 1 콘택홀(140A)을 통해 상기 소오스전극(122)의 일부는 액티브층(124)의 소오스영역과 전기적으로 접속하며 상기 드레인전극(123)의 일부는 액티브층(124)의 드레인영역과 전기적으로 접속하게 된다. 또한, 상기 소오스전극(122)의 다른 일부는 상기 제 3 절연막에 형성된 제 2 콘택홀(140B)을 통해 데이터라인(117)과 전기적으로 접속하며, 상기 드레인전극(123)의 다른 일부는 상기 제 3 절연막에 형성된 제 3 콘택홀(140C)을 통해 화소전극(118)에 전기적으로 접속하게 된다.
또한, 상기 게이트전극(121)은 제 3 절연막에 형성된 제 5 콘택홀(140E)을 통해 게이트라인(116)과 전기적으로 접속하게 된다.
한편, 화소영역 내에는 상기 게이트라인(116)과 나란한 방향으로 공통전극라인(150)이 형성되어 상기 제 3 절연막에 형성된 제 4 콘택홀(140D)을 통해 제 1 스 토리지전극(120B')과 전기적으로 접속하게 된다. 이때, 상기 제 1 스토리지전극(120B')은 상기 화소전극(118)을 구성하는 제 2 스토리지전극(미도시)과 제 1 절연막(미도시)을 사이에 두고 스토리지 커패시터를 형성하게 된다.
한편, 상기 화소전극(118)의 가장자리 및 게이트전극(121)의 상하부에는 라인 및 홀 형태의 트랜치(trench)가 형성되어 있으며, 상기 트랜치 내부는 절연물질로 이루어진 희생층(160)을 적용하여 주위와 격리(isolation)되어있게 된다.
한편, 상기 게이트전극(121)과 데이터라인(117) 및 액티브패턴(124)은 회절노광을 이용하여 동시에 패터닝하여 형성하게 되는데, 이에 따라 박막 트랜지스터 제작에 사용되는 마스크수를 감소시킬 수 있게 되며, 이를 다음의 액정표시소자 제조공정을 통해 상세히 설명한다.
도 4a 내지 도 4e는 도 3에 도시된 액정표시소자의 IIIa-IIIa' 및 IIIb-IIIb'선에 따른 제조공정을 순차적으로 나타내는 예시도로써, 도면의 좌측에는 IIIa-IIIa'선에 따른 소자영역의 제조공정을 나타내고 있으며, 도면의 우측에는 IIIb-IIIb'선에 따른 스토리지 커패시터 영역의 제조공정을 나타내고 있다.
먼저, 도 4a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 기판(110) 위에 차례대로 제 1 도전막(130), 제 1 절연막(115A), 채널층으로 사용할 실리콘층(120), 제 2 절연막(115B) 및 제 2 도전막(135)을 형성한다.
이때, 상기 제 1 도전막(130)은 인듐-틴-옥사이드(Indium Tin Oxide; ITO), 인듐-징크-옥사이드(Indium Zinc Oxide; IZO)와 같은 투과율이 뛰어난 투명 도전성물질로 형성하며, 상기 제 2 도전막(135)은 데이터라인 및 게이트전극을 구성하기 위해 알루미늄(aluminium; Al), 알루미늄 합금, 텅스텐(tungsten; W), 구리(copper; Cu), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo) 등과 같은 도전성 물질로 형성할 수 있다.
이때, 상기 제 1 절연막(115A)은 실리콘산화막(SiO2) 또는 실리콘질화막(SiNx)으로 구성되는 버퍼막으로, 상기 버퍼막은 유리기판(110) 및 제 1 도전막(130) 내에 존재하는 나트륨(natrium; Na) 등의 불순물이 공정 중에 상부 실리콘층(120)으로 침투하는 것을 차단하는 역할을 한다.
한편, 상기 실리콘층(120)은 비정질 실리콘 박막 또는 결정화된 실리콘 박막으로 형성할 수 있으나, 본 실시예에서는 결정화된 실리콘 박막을 이용하여 박막 트랜지스터를 구성한 경우를 예를 들어 나타내고 있다. 이때, 상기 다결정 실리콘 박막은 기판(110) 위에 비정질 실리콘 박막을 증착한 후 여러 가지 결정화 방식을 이용하여 형성할 수 있으며, 이를 설명하면 다음과 같다.
먼저, 비정질 실리콘 박막은 여러 가지 방법으로 증착하여 형성할 수 있으며, 상기 비정질 실리콘 박막을 증착하는 대표적인 방법으로는 저압 화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD)방법과 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)방법이 있다.
이후, 상기 비정질 실리콘 박막 내에 존재하는 수소원자를 제거하기 위한 탈수소화(dehydrogenation)공정을 진행한 뒤 결정화를 실시한다. 이때, 비정질 실리콘 박막을 결정화하는 방법으로는 크게 비정질 실리콘 박막을 고온 요로(furnace) 에서 열처리하는 고상 결정화(Solid Phase Crystallization; SPC)방법과 레이저를 이용하는 엑시머 레이저 어닐링(Eximer Laser Annealing; ELA)방법이 있다.
한편, 상기 레이저 결정화로는 펄스(pulse) 형태의 레이저를 이용한 엑시머 레이저 어닐링방법이 주로 이용되나, 근래에는 그레인(grain)을 수평방향으로 성장시켜 결정화특성을 획기적으로 향상시킨 순차적 수평결정화(Sequential Lateral Solidification; SLS)방법이 연구되고 있다.
상기 순차적 수평결정화는 그레인이 액상(liquid phase) 실리콘과 고상(solid phase) 실리콘의 경계면에서 상기 경계면에 대하여 수직 방향으로 성장한다는 사실을 이용한 것으로, 레이저 에너지의 크기와 레이저빔의 조사범위를 적절하게 조절하여 그레인을 소정의 길이만큼 측면 성장시킴으로써 실리콘 그레인의 크기를 향상시킬 수 있는 결정화방법이다.
다음으로, 제 1 회절노광공정을 통해 상기 제 2 도전막(135), 제 2 절연막(115B) 및 액티브층(120)을 한번의 마스크공정으로 패터닝하게 되면, 도 4b에 도시된 바와 같이 소자영역의 기판(110) 위에 제 2 도전막으로 구성된 데이터라인(117) 및 게이트전극(121)이 형성되며, 스토리지 커패시터 영역의 기판(110) 위에 액티브층으로 이루어진 제 1 스토리지전극(120B')이 형성되게 된다.
이때, 상기 게이트전극(121) 하부에는 액티브패턴(124)이 게이트절연막인 제 2 절연막(115B)을 사이에 두고 형성되어 있는데, 회절노광(즉, 회절마스크(slit mask) 또는 하프톤마스크(half-tone mask))을 적용함으로써 전술한 게이트전극(121) 및 데이터라인(117)을 형성할 때 동시에 패터닝할 수 있게 되며 이를 자세히 설명하면 다음과 같다.
도 5a 내지 도 5e는 도 4b에 있어서, 본 발명의 실시예에 따른 제 1 회절노광공정을 구체적으로 나타내는 단면도이며, 도 6a 내지 도 6c는 도 5a 내지 도 5e에 도시된 제 1 회절노광공정을 순차적으로 나타내는 평면도이다.
먼저, 도 5a에 도시된 바와 같이, 제 1 도전막(130), 제 1 절연막(115A), 실리콘층(120), 제 2 절연막(115B) 및 제 2 도전막(135)이 차례대로 형성되어 있는 기판(110) 위에 포토레지스트(photoresist)와 같은 감광성물질로 구성된 감광막(170)을 형성한다.
이후, 액티브패턴의 소정영역(즉, 채널영역을 제외한 소오스/드레인영역) 및 스토리지 커패시터 영역에 슬릿영역이 적용된 본 실시예의 회절마스크(180)를 통해 상기 감광막(170)에 광을 조사한다.
이때, 본 실시예에 사용한 회절마스크(180)에는 광을 모두 투과시키는 완전투과영역(I)과 슬릿패턴이 적용되어 광의 일부만 투과시키는 슬릿영역(II) 및 조사된 모든 광을 차단하는 차단영역(III)이 마련되어 있으며, 상기 마스크(180)를 투과한 빛만이 감광막(170)에 조사되게 된다.
이어서, 상기 회절마스크(180)를 통해 노광된 감광막(170)을 현상하고 나면, 도 5b에 도시된 바와 같이, 상기 슬릿영역(II)과 차단영역(III)을 통해 광이 일부가 조사되거나 모든 광이 차단된 영역에는 소정 두께의 감광막패턴(170A, 170B)이 남아있게 되고, 모든 광이 조사된 완전투과영역(I)영역에는 감광막이 완전히 제거되게 되어 제 2 도전막(135) 표면이 노출되게 된다.
이때, 상기 슬릿영역(II)을 통해 형성된 제 2 감광막패턴(170B)은 차단영역(III)에 형성된 제 1 감광막패턴(170A)보다 얇게 형성되는데, 이것은 포지티브 포토레지스트를 사용했기 때문이며, 본 발명이 이에 한정되는 것은 아니며 네거티브 포토레지스트를 사용하여도 무방하다.
다음으로, 상기와 같이 형성된 제 1 감광막패턴(170A) 및 제 2 감광막패턴(170B)을 마스크로 하여, 그 하부에 형성된 제 2 도전막(135)과 제 2 절연막(115B) 및 실리콘층(120)을 선택적으로 제거하게 되면, 도 5c 및 도 6a에 도시된 바와 같이, 소자영역의 기판(110) 위에 데이터라인(117)과 액티브패턴(124)이 형성되며, 스토리지 커패시터 영역의 기판(110) 위에 스토리지패턴(120B)이 형성되게 된다.
이때, 실리콘층으로 구성되는 상기 액티브패턴(124)과 스토리지패턴(120B) 상부에는 동일한 형태로 패터닝된 제 2 절연막(115B)과 제 2 도전막패턴(135A, 135B)이 남아있으며, 상기 액티브패턴(124) 위에 남아있는 제 2 도전막패턴(135A)은 후술할 애슁공정 및 식각공정을 거쳐 소정영역이 남아 게이트전극을 구성하게 된다.
즉, 게이트전극을 형성하며 상기 스토리지패턴(120B) 상부에 남아있는 제 2 도전막패턴(135B)을 제거하기 위해 상기 감광막패턴(170A, 170B) 패턴의 일부를 제거하는 애슁공정을 진행하게 되면, 도 5d 및 도 6b에 도시된 바와 같이, 상기 액티브패턴(124)의 소정영역(즉, 후술할 소오스/드레인영역) 및 스토리지 커패시터 영역, 즉 회절노광이 적용된 슬릿영역(II)의 제 2 감광막패턴(170B)이 제거되어 제 2 도전막패턴(1135A, 135B) 표면이 노출되게 된다.
이때, 상기 제 1 감광막패턴(170A)은 상기 제 2 감광막패턴(170B)의 두께만큼이 제거된 제 3 감광막패턴(170A')으로 상기 차단영역(III)에 대응하는 데이터라인(117) 및 액티브패턴(124)의 채널영역 상부에만 남아있게 된다.
이후, 상기 남아있는 제 3 감광막패턴(170A')을 마스크로 하여, 그 하부에 형성된 제 2 도전막패턴(135A, 135B)을 선택적으로 제거함으로써 액티브패턴(124) 위에 제 2 절연막(115B)이 개재된 게이트전극(121)이 형성되며, 스토리지 커패시터 영역에서는 상기 스토리지패턴(120B) 상부의 제 2 도전막패턴(135B)이 제거되어 제 2 절연막(115B) 표면이 노출되게 된다.
그리고, 상기 데이터라인(117) 및 게이트전극(121) 위에 남아있는 제 3 감광막패턴(170A')을 제거하고 나면, 도 5e 및 도 6c에 도시된 바와 같이, 소자영역의 기판(110) 위에 액티브패턴(124)과 게이트전극(121) 및 데이터라인(117)이 형성되며, 스토리지 커패시터 영역의 기판(110) 위에 스토리지패턴(120B)이 형성되게 된다. 즉, 회절노광을 이용한 한번의 포토공정으로 실리콘층으로 구성된 액티브패턴(124)과 스토리지패턴(120B), 게이트전극(121) 및 데이터라인(117)을 동시에 패터닝할 수 있게 된다.
이후, 상기 게이트전극(121)을 마스크로 상기 액티브패턴(124)의 소정영역에 불순물 이온을 주입하여 저항성 접촉층(ohmic contact layer)인 소오스영역(124A)과 드레인영역(124B)을 형성한다. 이때, 상기 게이트전극(121)은 액티브패턴(124)의 채널영역에 도펀트(dopant)가 침투하는 것을 방지하는 이온-스타퍼(ion stopper)의 역할을 하게 된다.
상기 액티브패턴(124)의 전기적 특성은 주입되는 도펀트의 종류에 따라 바뀌게 되며, 상기 주입되는 도펀트가 붕소(B) 등의 3족 원소에 해당하면 P 타입 박막 트랜지스터로 인(P) 등의 5족 원소에 해당하면 N 타입 박막 트랜지스터로 동작을 하게 된다.
이때, 스토리지 커패시터 영역의 스토리지패턴(120B)에도 상기 소오스/드레인영역(124A, 124B)에 주입된 이온과 동일한 불순물 이온이 주입되어 전극으로 사용되기에 적합한 상태의 제 1 스토리지전극(120B')이 형성되게 된다.
한편, 상기 제 1 스토리지전극(120B')은 스토리지 커패시터를 구성하는 하나의 전극으로 액티브패턴(124)으로 사용된 실리콘층을 이용하여 형성함으로써 충분한 축적용량을 확보하는 동시에 개구율이 향상된 액정표시소자를 얻을 수 있게 된다.
이후, 상기의 이온 주입 공정 후에 주입된 도펀트를 활성화하는 공정을 진행할 수 있다.
상기와 같이 제 1 회절노광공정을 이용하여 한번의 포토공정으로 형성시킨 액티브패턴(124), 제 1 스토리지전극(120B'), 게이트전극(121) 및 데이터라인(117)을 포함하는 기판(110) 전면에 도 4c에 도시된 바와 같이, 제 3 절연막(115C)을 증착한 후, 포토공정을 통해 다수의 콘택홀(140A∼140E)과 트랜치(trench)(140L, 140T)패턴을 형성한다.
즉, 소자영역에 상기 제 3 절연막(115C)과 제 2 절연막(115B)의 일부 영역을 제거하여 상기 소오스영역(124A)과 드레인영역(124B)의 일부를 노출시키는 제 1 콘택홀(140A) 및 화소전극(118)의 일부를 노출시키는 제 3 콘택홀(140C)을 형성하고 상기 제 3 절연막(115C)의 일부 영역을 제거하여 상기 데이터라인(117)의 일부를 노출시키는 제 2 콘택홀(140B)을 형성하며, 스토리지 커패시터 영역에 상기 제 3 절연막(115C)과 제 2 절연막(115B)의 일부 영역을 제거하여 상기 제 1 스토리지전극(120B')의 일부를 노출시키는 제 4 콘택홀(140D)을 형성한다.
또한, 상기 제 3 절연막(115C)의 일부 영역을 제거하여 상기 게이트전극(121)의 일부를 노출시키는 제 5 콘택홀(미도시)을 형성하며, 상기 제 3 절연막(115C), 제 2 절연막(115B) 및 제 1 도전막(130)의 일부 영역을 제거하여 화소전극(118)의 가장자리 영역의 기판(110) 표면을 노출시키는 트랜치(140L, 140T)를 형성한다.
이때, 상기 게이트전극(121) 상하부에 형성된 홀 형태의 트랜치(140T)패턴은 전술한 제 1 회절노광공정을 진행하는 과정에서 게이트전극(121) 주변부의 액티브패턴(124)이 노출되게되어, 이후 도핑 및 활성화공정을 진행하게 되면 상기 액티브패턴(124)이 단락(short)되게 되는데, 이러한 현상을 방지하기 위해 콘택홀(140A∼140E) 형성시 필요 없는 부분(즉, 전술한 게이트전극(121)의 상하부)의 액티브패턴(124)을 제거하여 형성하게 된다.
또한, 상기 화소전극(118)의 가장자리에 형성된 라인 형태의 트랜치(140L)패턴은 화소영역을 정의하고 주위 화소영역과 격리시키기 위해 형성한다.
상기와 같은 다수의 콘택홀(140A∼140E) 및 트랜치(140L, 140T)패턴은 본 실 시예의 제 2 회절노광공정을 진행함으로써 한번의 마스크공정으로 형성할 수 있게 되는데, 이를 자세히 설명하면 다음과 같다.
도 7a 내지 도 7e는 도 4c에 있어서, 본 발명의 실시예에 따른 제 2 회절노광공정을 구체적으로 나타내는 단면도이며, 도 8a 내지 도 8e는 도 7a 내지 도 7e에 도시된 제 2 회절노광공정을 순차적으로 나타내는 평면도이다.
먼저, 도 7a에 도시된 바와 같이, 제 1 회절노광공정을 거쳐 형성된 액티브패턴(124), 데이터라인(117), 게이트전극(121) 및 제 1 스토리지전극(120B')을 포함하는 기판(110) 전면에 제 3 절연막(115C)을 증착한다.
이후, 상기 제 3 절연막(115C) 위에 포토레지스트와 같은 감광성물질로 구성된 감광막(270)을 형성한다.
그리고, 콘택홀 및 트랜치가 형성될 영역에 슬릿영역(II)이 적용된 본 실시예의 회절마스크(280)를 통해 상기 감광막(270)에 광을 조사한다.
이때, 본 실시예에 사용한 회절마스크(280)에는 광을 모두 투과시키는 완전투과영역(I)과 슬릿패턴이 적용되어 광의 일부만 투과시키는 슬릿영역(II) 및 조사된 모든 광을 차단하는 차단영역(III)이 마련되어 있으며, 상기 마스크(280)를 투과한 빛만이 감광막(270)에 조사되게 된다.
이어서, 상기 회절마스크(280)를 통해 노광된 감광막(270)을 현상하고 나면, 도 7b에 도시된 바와 같이, 상기 슬릿영역(II)과 차단영역(III)을 통해 광이 일부가 조사되거나 모든 광이 차단된 영역에는 소정 두께의 감광막패턴(270A, 270B)이 남아있게 되고, 모든 광이 조사된 완전투과영역(I)영역에는 감광막이 완전히 제거 되게 되어 제 3 절연막(115C) 표면이 노출되게 된다.
다음으로, 상기와 같이 형성된 제 1 감광막패턴(270A) 및 제 2 감광막패턴(270B)을 마스크로 하여, 그 하부에 형성된 제 3 절연막(115C)과 제 2 절연막(115B) 및 제 1 도전막(130)을 선택적으로 제거하게 되면, 도 7c 및 도 8a에 도시된 바와 같이, 액티브패턴(124) 및 화소전극(118)을 격리시켜 단락을 방지하는 트랜치(140L, 140T)가 형성되게 된다. 즉, 상기 액티브패턴(124)의 단락을 방지하기 위해 게이트전극(121) 상하부에 홀 형태의 트랜치(140L)를 형성하고, 상기 화소영역을 격리시키기 위해 상기 화소전극(118) 주위에 라인 형태의 트랜치(140T)를 형성할 수 있다.
이때, 상기 제 1 도전막(130)은 패터닝되어 소자영역에 제 1 도전막패턴(130A)을 형성하고 화소영역에 상기 트랜치(140L)에 의해 격리된 화소전극(118)을 형성하게 되는데, 상기 화소전극(118)은 스토리지 커패시터 영역에서 상기 제 1 스토리지전극(120B')과 함께 스토리지 커패시터를 형성하는 제 2 스토리지전극(130B)을 구성하게 된다.
이후, 콘택홀을 형성하기 위해 상기 감광막패턴(270A, 270B)을 일부 제거하는 애슁공정을 진행하게 되면, 도 7d에 도시된 바와 같이, 콘택홀이 형성될 소자영역의 소오스/드레인영역(124A, 124B), 데이터라인(117)영역과 화소전극영역 일부 및 스토리지 커패시터 영역의 제 1 스토리지전극(120B')영역 일부, 즉 회절노광이 적용된 슬릿영역(II)의 제 2 감광막패턴(270B)이 제거되어 제 3 절연막(115C) 표면이 노출되게 된다.
이때, 상기 제 1 감광막패턴(270A)은 상기 제 2 감광막패턴(270B)의 두께만큼이 제거된 제 3 감광막패턴(270A')으로 차단영역(III)에 대응하는 영역에만 남아있게 된다.
이후, 상기 남아있는 제 3 감광막패턴(270A')을 마스크로 하여, 그 하부에 형성된 제 3 절연막(115C) 및 제 2 절연막(115B)을 선택적으로 제거함으로써, 도 7e 및 도 9b에 도시된 바와 같이, 소자영역의 소오스/드레인영역(124A, 124B)의 일부를 노출시키는 제 1 콘택홀(140A)과 데이터라인(117)의 일부를 노출시키는 제 2 콘택홀(140B) 및 화소전극(118)의 일부를 노출시키는 제 3 콘택홀(140C)을 형성하며, 스토리지 커패시터 영역의 제 1 스토리지전극(120B')의 일부를 노출시키는 제 4 콘택홀(140D)을 형성한다.
또한, 상기 제 3 절연막(115C)의 일부 영역을 제거하여 게이트전극(121)의 일부를 노출시키는 제 5 콘택홀(140E)을 형성한다.
그리고, 상기 남아있는 제 3 감광막패턴(270A')을 제거하고 나면, 전술한 도 4c 및 도 9c에 도시된 바와 같이, 기판(110) 위에 다수의 콘택홀(140A∼140E) 및 트랜치(140L, 140T)가 형성되게 된다.
한편, 상기 트랜치(140L, 140T)패턴은 화소영역 패터닝 후 후술할 소오스/드레인전극 및 게이트라인 형성시 단락 우려가 있으므로 이를 방지하기 위해 상기 트랜치(140L, 140T) 내부를 희생층을 적용하여 메워주어야 한다. 즉, 도 4d 및 도 9d에 도시된 바와 같이, 상기 트랜치(140L, 140T) 구조 내부에 유기절연물질로 이루어진 희생층(160)을 형성하여 상기 액티브패턴(124) 및 화소전극(118)을 주위와 완 전히 절연시킨다.
한편, 상기 희생층(160)은 벤조사이클로부텐(benzocyclobutene; BCB) 또는 아크릴계 수지(resin)와 같은 유기절연물질을 기판(110) 전면에 도포한 후 패터닝 또는 식각공정을 통해 상기 트랜치(140L, 140T) 내부에만 남아있도록 형성할 수 있다.
다음으로, 도 4e 및 도 9e에 도시된 바와 같이, 상기 기판(110) 위에 도전성 금속물질을 증착한 후 포토공정을 이용하여 상기 제 1 콘택홀(140A)을 통해 소오스영역(124A)과 연결되는 소오스전극(122) 및 드레인영역(124B)과 연결되는 드레인전극(123)을 형성한다. 이때, 상기 소오스전극(122)의 일부는 연장되어 상기 제 2 콘택홀(140B)을 통해 데이터라인(117)과 연결되며, 상기 드레인전극(123)의 일부는 화소영역 쪽으로 연장되어 상기 제 3 콘택홀(140C)을 통해 화소전극(118)에 연결되게 된다.
또한, 데이터라인(117)과 실질적으로 수직한 방향으로 상기 데이터라인(117)과 교차하여 화소영역을 정의하는 게이트라인(116)이 형성되며, 스토리지 커패시터 영역에서는 상기 게이트라인(116)과 나란한 방향으로 스토리지라인(150)이 형성되어 상기 제 4 콘택홀(140D)을 통해 상기 제 1 스토리지전극(120B')과 연결되게 된다.
한편, 상기 제 5 콘택홀(140E)을 통해 상기 게이트라인(117)은 게이트전극(121)과 연결되어 상기 게이트전극(121)으로 게이트전압을 인가하게 된다.
이때, 도시된 바와 같이 상기 트랜치(140L, 140T) 내부에는 절연물질인 희생층(160)이 형성되어 있어 상기 데이터전극(123), 게이트라인(116) 및 스토리지라인(150)에 의해 액티브패턴(124) 및 화소전극(118)이 단락되는 것을 방지할 수 있게 된다.
이와 같이 본 실시예에 따른 액정표시소자의 제조공정은 제 1 회절노광공정을 이용한 한번의 마스크공정으로 액티브패턴과 스토리지패턴 및 게이트전극과 데이터라인을 동시에 패터닝하고 제 2 회절노광공정을 이용한 한번의 마스크공정으로 콘택홀 형성 공정을 하나 줄임으로써 종래의 제조공정에 비해 2번의 마스크공정을 줄일 수 있게 된다. 그 결과 제조공정의 단순화에 따른 수율의 증가 및 제조비용의 감소 등의 효과를 제공한다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
상술한 바와 같이, 본 발명에 따른 액정표시소자 및 그 제조방법은 회절노광을 이용하여 액티브패턴과 스토리지패턴 및 게이트전극과 데이터라인을 패터닝하고 다수의 콘택홀을 동시에 형성함으로써 사용되는 마스크수를 줄여 제조공정 및 비용을 절감시키는 효과를 제공한다.
또한, 본 발명은 액티브패턴으로 사용된 실리콘층을 스토리지전극으로 구성 하여 스토리지 커패시터를 형성함으로써 충분한 축적용량을 확보하는 동시에 개구율이 향상된 액정표시소자를 얻을 수 있게 된다.
Claims (16)
- 소자영역 및 스토리지영역이 정의되는 기판을 제공하는 단계;상기 기판 위에 차례대로 제 1 도전막, 제 1 절연막, 실리콘층, 제 2 절연막 및 제 2 도전막을 형성하는 단계;제 1 회절마스크를 적용하여 상기 소자영역에 상기 제 2 도전막으로 이루어진 데이터라인과 게이트전극을 형성하는 한편 상기 게이트전극 하부에 상기 실리콘층으로 이루어진 액티브패턴을 형성하며, 상기 스토리지영역에 상기 실리콘층으로 이루어진 제 1 스토리지전극을 형성하는 단계;상기 데이터라인과 게이트전극, 액티브패턴 및 제 1 스토리지전극이 형성된 상기 기판 전면에 제 3 절연막을 증착하는 단계;제 2 회절마스크를 적용하여 상기 제 2, 제 3 절연막을 선택적으로 제거함으로써 제 1 콘택홀 내지 제 5 콘택홀을 형성하며, 상기 제 1 도전막과 제 1, 제 2, 제 3 절연막을 선택적으로 제거함으로써 상기 제 1 도전막으로 이루어진 화소전극을 형성하는 한편 상기 게이트전극 상, 하부 및 상기 화소전극 가장자리의 기판 표면을 노출시키는 트랜치를 형성하는 단계;상기 트랜치 내부에 희생층을 형성하는 단계; 및상기 제 3 절연막 위에 도전성 금속물질을 증착한 후 패터닝하여 상기 도전성 금속물질로 이루어진 게이트라인을 형성하며, 상기 제 1 콘택홀을 통해 상기 액티브층과 연결되는 소오스전극 및 드레인전극을 형성하고 상기 제 4 콘택홀을 통해 상기 제 1 스토리지전극과 연결되는 스토리지라인을 형성하는 단계를 포함하는 액정표시소자의 제조방법.
- 제 1 항에 있어서, 상기 실리콘층은 다결정 실리콘으로 형성하는 것을 특징으로 하는 액정표시소자의 제조방법.
- 제 1 항에 있어서, 상기 데이터라인, 게이트전극, 액티브패턴 및 제 1 스토리지전극을 형성하는 단계는광을 모두 투과시키는 제 1 투과영역과 광을 부분적으로 투과시키는 제 2 투과영역 및 광을 차단하는 차단영역이 마련된 제 1 마스크를 적용하여, 제 1 영역에 제 1 두께를 갖는 제 1 감광막패턴을 형성하며 제 2 영역에는 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 감광막패턴을 형성하는 단계;상기 제 1 감광막패턴 및 제 2 감광막패턴을 마스크로 하여 상기 제 2 도전막, 제 2 절연막 및 실리콘층을 선택적으로 제거함으로써, 상기 제 2 도전막으로 이루어진 데이터라인을 형성하는 한편, 상기 실리콘층으로 이루어진 액티브패턴 및 스토리지패턴을 형성하는 단계;상기 제 2 감광막패턴을 제거하는 단계;상기 남아있는 제 1 감광막패턴을 마스크로 하여 상기 제 2 도전막을 선택적으로 제거함으로써, 상기 액티브패턴 상부에 상기 제 2 도전막으로 이루어지며 제 1 절연막이 개재된 게이트전극을 형성하는 단계; 및상기 게이트전극을 마스크로 상기 액티브패턴에 불순물 이온을 주입하여 소오스영역과 드레인영역을 형성하며, 상기 스토리지패턴에 불순물 이온을 주입하여 제 1 스토리지전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시소자의 제조방법.
- 제 3 항에 있어서, 상기 제 1 감광막패턴 및 제 2 감광막패턴을 형성하는 단계는상기 제 2 도전막 위에 감광막을 도포하는 단계;상기 제 1 마스크를 통해 상기 감광막에 광을 조사하는 단계; 및상기 제 1 마스크를 통해 광이 조사된 감광막을 현상하여, 상기 제 2 도전막 위에 감광막패턴을 형성하되, 데이터라인영역과 게이트전극영역에 제 1 두께를 갖는 제 1 감광막패턴을 형성하며, 상기 액티브패턴의 소오스영역과 드레인영역 사이의 채널영역 및 스토리지영역에는 제 2 두께를 갖는 제 2 감광막패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시소자의 제조방법.
- 제 3 항에 있어서, 포지티브 타입의 감광막을 사용하는 경우에는 상기 제 1 마스크의 차단영역은 상기 제 1 감광막패턴이 형성되는 제 1 영역에 적용되며 상기 제 2 투과영역은 상기 제 2 감광막패턴이 형성되는 제 2 영역에 적용되는 것을 특징으로 하는 액정표시소자의 제조방법.
- 제 3 항에 있어서, 네거티브 타입의 감광막을 사용하는 경우에는 상기 제 1 마스크의 제 1 투과영역은 상기 제 1 감광막패턴이 형성되는 제 1 영역에 적용되며 상기 제 2 투과영역은 상기 제 2 감광막패턴이 형성되는 제 2 영역에 적용되는 것을 특징으로 하는 액정표시소자의 제조방법.
- 제 3 항에 있어서, 상기 제 1 마스크는 광을 부분적으로 투과시키는 제 2 투과영역에 회절패턴이 형성되어 상기 제 2 영역 위에 상기 제 1 두께보다 얇은 제 2 두께의 제 2 감광막패턴을 형성하는 것을 특징으로 하는 액정표시소자의 제조방법.
- 제 3 항에 있어서, 상기 제 2 감광막패턴은 애슁공정을 이용하여 제거하며, 상기 제 1 감광막패턴은 상기 제 2 감광막패턴의 두께만큼 제거되어 남아있는 것을 특징으로 하는 액정표시소자의 제조방법.
- 제 1 항에 있어서, 상기 제 1 콘택홀 내지 제 5 콘택홀 및 트랜치를 형성하는 단계는광을 모두 투과시키는 제 1 투과영역과 광을 부분적으로 투과시키는 제 2 투과영역 및 광을 차단하는 차단영역이 마련된 제 2 마스크를 적용하여, 제 1 영역에 제 1 두께를 갖는 제 1 감광막패턴을 형성하며 제 2 영역에는 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 감광막패턴을 형성하는 단계;상기 제 1 감광막패턴 및 제 2 감광막패턴을 마스크로 하여 상기 제 3 절연막, 제 1 절연막 및 제 1 도전막을 선택적으로 제거함으로써, 상기 제 1 도전막으로 이루어진 제 2 스토리지전극을 포함하는 화소전극을 형성하며, 상기 화소전극 가장자리 및 상기 게이트전극 상, 하부의 기판 표면을 노출시켜 각각 상기 화소전극 및 상기 액티브패턴을 격리시키는 트랜치를 형성하는 단계;상기 제 2 감광막패턴을 제거하는 단계; 및상기 남아있는 제 1 감광막패턴을 마스크로 하여 상기 제 3 절연막 및 제 2 절연막을 선택적으로 제거함으로써, 상기 소오스/드레인영역을 노출시키는 제 1 콘택홀, 상기 데이터라인을 노출시키는 제 2 콘택홀, 상기 화소전극을 노출시키는 제 3 콘택홀, 상기 제 1 스토리지전극을 노출시키는 제 4 콘택홀 및 상기 게이트전극을 노출시키는 제 5 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시소자의 제조방법.
- 제 9 항에 있어서, 상기 제 2 마스크는 광을 부분적으로 투과시키는 제 2 투과영역에 회절패턴이 형성되어 상기 제 2 영역 위에 상기 제 1 두께보다 얇은 제 2 두께의 제 2 감광막패턴을 형성하는 것을 특징으로 하는 액정표시소자의 제조방법.
- 제 9 항에 있어서, 상기 제 2 영역은 제 1 트랜치가 형성되는 게이트전극의 상, 하부 및 제 2 트랜치가 형성되는 화소전극의 가장자리에 대응하는 것을 특징으로 하는 액정표시소자의 제조방법.
- 제 11 항에 있어서, 상기 제 1 트랜치는 홀 형태로 형성하며, 상기 제 2 트랜치는 라인 형태로 형성하는 것을 특징으로 하는 액정표시소자의 제조방법.
- 제 12 항에 있어서, 상기 화소전극 가장자리에 형성된 라인 형태의 제 1 트랜치는 화소영역을 정의하고 주위 화소영역과 격리시키기 위해 형성하는 것을 특징으로 하는 액정표시소자의 제조방법.
- 제 9 항에 있어서, 상기 소오스전극은 제 2 콘택홀을 통해 상기 데이터라인과 연결되고 상기 드레인전극은 제 3 콘택홀을 통해 상기 화소전극과 연결되며, 상기 스토리지라인은 제 4 콘택홀을 통해 상기 제 1 스토리지전극과 연결되고 상기 게이트라인은 제 5 콘택홀을 통해 상기 게이트전극과 연결되는 것을 특징으로 하는 액정표시소자의 제조방법.
- 제 14 항에 있어서, 상기 제 1 스토리지전극은 제 1 절연막을 사이에 두고 화소전극과 오버랩되어 스토리지 커패시터를 형성하는 것을 특징으로 하는 액정표시소자의 제조방법.
- 제 3 항에 있어서, 상기 불순물 이온은 인과 같은 5족 원소 또는 붕소와 같은 3족 원소인 것을 특징으로 하는 액정표시소자의 제조방법.
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