KR101044487B1 - 액정표시소자 및 그 제조방법 - Google Patents

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Abstract

본 발명의 액정표시소자 및 그 제조방법은 게이트전극과 게이트라인 및 데이터라인을 동시에 패터닝하고 회절노광과 리프트 오프(lift off)공정을 이용하여 단선부 연결전극과 소오스/드레인전극 및 화소전극을 동시에 형성함으로써 마스크수를 감소시켜 제조공정을 단순화하기 위한 것으로, 기판을 제공하는 단계; 제 1 마스크공정을 통해 상기 기판 위에 소오스영역과 드레인영역 및 채널영역으로 구분되는 액티브패턴을 형성하는 동시에 도전물질로 이루어진 스토리지라인을 형성하는 단계; 상기 액티브패턴과 스토리지라인이 형성된 기판 전면에 제 1 절연막을 형성하는 단계; 제 2 마스크공정을 통해 상기 제 1 절연막 위에 게이트전극과 게이트라인 및 상기 게이트라인과 교차하여 화소영역을 정의하는 데이터라인을 동시에 형성하되, 상기 게이트라인과 데이터라인이 교차하는 교차부에서는 상기 게이트라인 또는 데이터라인을 단선시키며 형성하는 단계; 상기 게이트전극과 게이트라인 및 데이터라인이 형성된 기판 전면에 제 2 절연막을 형성하는 단계; 및 제 3 마스크공정을 통해 상기 제 2 절연막 위에 투명한 도전성물질로 형성하되, 상기 소오스영역과 연결되는 소오스전극과 상기 드레인영역과 연결되는 드레인전극을 형성하고, 상기 화소영역의 스토리지라인과 중첩되어 스토리지 커패시터를 구성하는 화소전극을 형성하는 동시에 상기 단선된 게이트라인 또는 데이터라인을 연결하는 연결전극을 형성하는 단계를 포함한다.
저마스크, 회절노광, 리프트 오프

Description

액정표시소자 및 그 제조방법{LIQUID CRYSTAL DISPLAY DEVICE AND METHOD OF FABRICATING THEREOF}
도 1은 일반적인 액정표시장치의 어레이 기판 일부를 나타내는 평면도.
도 2a 내지 도 2f는 도 1에 도시된 액정표시소자의 I-I'선에 따른 제조공정을 순차적으로 나타내는 단면도.
도 3은 본 발명의 제 1 실시예에 따른 액정표시장치의 어레이 기판 일부를 나타내는 평면도.
도 4a 내지 도 4c는 도 3에 도시된 액정표시소자의 III-III'선에 따른 제조공정을 순차적으로 나타내는 예시도.
도 5a 내지 도 5e는 도 4c에 있어서, 단선부 연결전극과 소오스/드레인전극 및 화소전극을 형성하기 위한 회절노광과 리프트 오프공정을 구체적으로 나타내는 단면도.
도 6은 본 발명의 제 2 실시예에 따른 액정표시장치의 어레이 기판 일부를 나타내는 평면도.
도 7a 내지 도 7c는 도 6에 도시된 액정표시소자의 VI-VI'선에 따른 제조공정을 순차적으로 나타내는 예시도.
도 8은 본 발명의 제 3 실시예에 따른 액정표시장치의 어레이 기판 일부를 나타내는 평면도.
도 9a 내지 도 9c는 도 8에 도시된 액정표시소자의 VIII-VIII'선에 따른 제조공정을 순차적으로 나타내는 예시도.
도 10a 내지 도 10c는 도 8에 도시된 액정표시소자의 제조공정을 순차적으로 나타내는 평면도.
도 11a 내지 도 11d는 도 9a에 있어서, 제 1 회절노광을 이용하여 액티브패턴과 스토리지배선을 동시에 형성하는 과정을 구체적으로 나타내는 단면도.
도 12a 내지 도 12e는 도 9c에 있어서, 단선부 연결전극과 소오스/드레인전극 및 화소전극을 형성하기 위한 제 2 회절노광과 리프트 오프공정을 구체적으로 나타내는 단면도.
** 도면의 주요부분에 대한 부호의 설명 **
110,210,310 : 어레이 기판 121,221,321 : 게이트전극
122,222,322 : 소오스전극 123,223,323 : 드레인전극
120A,220A,320A : 액티브패턴 124A,224A,324A : 소오스영역
124B,224B,324B : 드레인영역 124C,224C,324C : 채널영역
180A,280A,380A : 화소전극 180B,280B,380B : 연결전극
330B : 제 1 스토리지전극 330C : 스토리지라인
본 발명은 액정표시소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 충분한 스토리지 용량을 확보하는 동시에 다결정 실리콘 박막 트랜지스터의 제조에 사용되는 마스크수를 감소시켜 제조공정을 단순화한 액정표시소자 및 그 제조방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박막형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다. 특히, 이러한 평판표시장치 중 액정표시장치(Liquid Crystal Display; LCD)는 액정의 광학적 이방성을 이용하여 이미지를 표현하는 장치로서, 해상도와 컬러표시 및 화질 등에서 우수하여 노트북이나 데스크탑 모니터 등에 활발하게 적용되고 있다.
상기 액정표시장치는 크게 제 1 기판인 컬러필터(color filter) 기판과 제 2 기판인 어레이(array) 기판 및 상기 컬러필터 기판과 어레이 기판 사이에 형성된 액정층(liquid crystal layer)으로 구성된다.
이때, 상기 액정표시장치의 스위칭소자로는 일반적으로 박막 트랜지스터(Thin Film Transistor; TFT)를 사용하며, 상기 박막 트랜지스터의 채널층으로는 비정질 실리콘(amorphous silicon) 박막 또는 다결정 실리콘(polycrystalline silicon) 박막을 사용한다.
한편, 상기 액정표시장치의 제조공정은 기본적으로 박막 트랜지스터를 포함하는 어레이 기판의 제작에 다수의 마스크공정(즉, 포토리소그래피 (photolithography)공정)을 필요로 하므로 생산성 면에서 상기 마스크공정의 수를 줄이는 방법이 요구되어지고 있다.
이하, 도 1을 참조하여 일반적인 액정표시장치의 구조에 대해서 자세히 살펴본다.
도 1은 일반적인 액정표시장치의 어레이 기판 일부를 나타내는 평면도로써, 실제의 액정표시장치에서는 N개의 게이트라인과 M개의 데이터라인이 교차하여 NxM개의 화소가 존재하지만 설명을 간단하게 하기 위해 도면에는 단지 한 화소만을 나타내었다.
도면에 도시된 바와 같이, 상기 어레이 기판(10)에는 상기 기판(10) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(16)과 데이터라인(17)이 형성되어 있다. 또한, 상기 게이트라인(16)과 데이터라인(17)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있으며, 상기 각 화소영역에는 화소전극(18)이 형성되어 있다.
이때, 상기 박막 트랜지스터는 상기 게이트라인(16)에 연결된 게이트전극(21), 데이터라인(17)에 연결된 소오스전극(22) 및 화소전극(18)에 연결된 드레인전극(23)으로 구성된다. 또한, 상기 박막 트랜지스터는 상기 게이트전극(21)과 소오스/드레인전극(22, 23)의 절연을 위한 제 1 절연막(미도시)과 제 2 절연막(미도시) 및 상기 게이트전극(21)에 공급되는 게이트 전압에 의해 소오스전극(22)과 드레인전극(23) 간에 전도채널(conductive channel)을 형성하는 액티브패턴(24)을 포함한다.
이때, 상기 제 1 절연막 및 제 2 절연막에 형성된 제 1 콘택홀(40A)을 통해 상기 소오스전극(22)은 액티브패턴(24)의 소오스영역과 전기적으로 접속하며 상기 드레인전극(23)은 액티브패턴(24)의 드레인영역과 전기적으로 접속하게 된다. 또한, 상기 드레인전극(23) 위에는 제 2 콘택홀(40B)이 형성된 제 3 절연막(미도시)이 있어, 상기 제 2 콘택홀(40B)을 통해 상기 드레인전극(23)과 화소전극(18)이 전기적으로 접속되게 된다.
이하, 도 2a 내지 도 2f를 참조하여 상기와 같이 구성되는 액정표시소자의 제조공정을 자세히 설명한다.
도 2a 내지 도 2f는 도 1에 도시된 액정표시소자의 I-I'선에 따른 제조공정을 순차적으로 나타내는 단면도로써, 도시되어 있는 박막 트랜지스터는 액티브층으로 다결정 실리콘을 이용한 다결정 실리콘 박막 트랜지스터를 나타내고 있다.
먼저, 도 2a에 도시된 바와 같이, 기판(10) 위에 포토리소그래피공정을 이용하여 다결정 실리콘층으로 이루어진 액티브패턴(24)을 형성한다.
다음으로, 도 2b에 도시된 바와 같이, 상기 액티브패턴(24)이 형성된 기판(10) 전면에 차례대로 제 1 절연막(15A)과 도전성 금속물질을 증착한 후, 포토리소그래피공정을 이용하여 상기 도전성 금속물질을 선택적으로 패터닝함으로써 액티브패턴(24) 위에 제 1 절연막(15A)이 개재된 게이트전극(21)을 형성한다.
이후, 상기 게이트전극(21)을 마스크로 액티브패턴(24)의 소정영역에 고농도의 불순물 이온을 주입하여 p+ 또는 n+의 소오스/드레인영역(24A, 24B)을 형성한다. 상기 소오스/드레인영역(24A, 24B)은 후술할 소오스/드레인전극과의 오믹-콘택 (ohmic contact)을 위해 형성한다.
다음으로, 도 2c에 도시된 바와 같이, 상기 게이트전극(21)이 형성된 기판(10) 전면에 제 2 절연막(15B)을 증착한 후, 포토리소그래피공정을 통해 상기 제 1 절연막(15A)과 제 2 절연막(15B)의 일부 영역을 제거하여 상기 소오스/드레인영역(24A, 24B)을 일부 노출시키는 제 1 콘택홀(40A)을 형성한다.
이후, 도 2d에 도시된 바와 같이, 도전성 금속물질을 기판(10) 전면에 증착한 후 포토리소그래피공정을 이용하여 상기 제 1 콘택홀(40A)을 통해 소오스영역(24A)과 연결되는 소오스전극(22) 및 드레인영역(24B)과 연결되는 드레인전극(23)을 형성한다. 이때, 상기 소오스전극(22)을 구성하는 도전성 금속층의 일부는 일방향으로 연장되어 데이터라인(17)과 연결되게 된다.
다음으로, 도 2e에 도시된 바와 같이, 상기 기판(10) 전면에 제 3 절연막(15C)을 증착한 후 포토리소그래피공정을 이용하여 상기 드레인전극(23)의 일부를 노출시키는 제 2 콘택홀(40B)을 형성한다.
마지막으로, 도 2f에 도시된 바와 같이, 상기 제 3 절연막(15C)이 형성된 기판(10) 전면에 투명 도전성물질을 증착한 후 포토리소그래피공정을 이용하여 상기 제 2 콘택홀(40B)을 통해 드레인전극(23)과 연결되는 화소전극(18)을 형성한다.
상기에 설명된 바와 같이 다결정 실리콘 박막 트랜지스터를 포함하는 액정표시소자의 제조에는 액티브패턴, 게이트전극, 제 1 콘택홀, 소오스/드레인전극, 제 2 콘택홀 및 화소전극 등을 패터닝하는데 총 6번의 포토리소그래피공정을 필요로 한다.
상기 포토리소그래피공정은 마스크에 그려진 패턴을 박막이 증착된 기판 위에 전사시켜 원하는 패턴을 형성하는 일련의 공정으로 감광액 도포, 노광, 현상공정 등 다수의 공정으로 이루어져 있다. 그 결과 다수의 포토리소그래피공정은 생산 수율을 떨어뜨리며 형성된 박막 트랜지스터에 결함이 발생될 확률을 높이게 하는 등 많은 문제점이 있다.
특히, 패턴을 형성하기 위하여 설계된 마스크는 매우 고가이어서, 공정에 적용되는 마스크수가 증가하면 액정표시장치의 제조비용이 이에 비례하여 상승하는 문제점이 있다.
본 발명은 상기한 문제를 해결하기 위한 것으로, 게이트전극과 게이트라인 및 데이터라인을 동시에 패터닝하고 회절노광과 리프트 오프공정을 이용하여 단선부 연결전극과 소오스/드레인전극 및 화소전극을 동시에 형성함으로써 마스크수를 감소시켜 제조공정 및 비용이 감소된 액정표시소자 및 그 제조방법을 제공하는데 목적이 있다.
또한, 본 발명의 다른 목적은 회절노광을 이용하여 액티브패턴을 형성하는 동시에 금속층의 스토리지배선을 형성함으로써 충분한 축적용량을 확보하는 동시에 라인 인버젼(line inversion) 구동이 가능한 액정표시소자 및 그 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.
상기한 목적을 달성하기 위하여, 본 발명의 액정표시소자의 제조방법은 기판을 제공하는 단계; 제 1 마스크공정을 통해 상기 기판 위에 소오스영역과 드레인영역 및 채널영역으로 구분되는 액티브패턴을 형성하는 동시에 도전물질로 이루어진 스토리지라인을 형성하는 단계; 상기 액티브패턴과 스토리지라인이 형성된 기판 전면에 제 1 절연막을 형성하는 단계; 제 2 마스크공정을 통해 상기 제 1 절연막 위에 게이트전극과 게이트라인 및 상기 게이트라인과 교차하여 화소영역을 정의하는 데이터라인을 동시에 형성하되, 상기 게이트라인과 데이터라인이 교차하는 교차부에서는 상기 게이트라인 또는 데이터라인을 단선시키며 형성하는 단계; 상기 게이트전극과 게이트라인 및 데이터라인이 형성된 기판 전면에 제 2 절연막을 형성하는 단계; 및 제 3 마스크공정을 통해 상기 제 2 절연막 위에 투명한 도전성물질로 형성하되, 상기 소오스영역과 연결되는 소오스전극과 상기 드레인영역과 연결되는 드레인전극을 형성하고, 상기 화소영역의 스토리지라인과 중첩되어 스토리지 커패시터를 구성하는 화소전극을 형성하는 동시에 상기 단선된 게이트라인 또는 데이터라인을 연결하는 연결전극을 형성하는 단계를 포함한다.
또한, 본 발명의 액정표시소자의 다른 제조방법은 제 1 영역과 제 2 영역으로 구분되는 기판을 제공하는 단계, 상기 기판의 제 1 영역에 액티브패턴을 형성하며 제 2 영역에 스토리지배선을 형성하는 단계, 상기 기판 전면에 제 1 절연막을 형성하는 단계, 상기 기판 위에 게이트전극과 게이트라인 및 데이터라인을 동시에 형성하되, 상기 게이트라인과 데이터라인이 교차하여 화소영역을 정의하며 교차부에서는 상기 게이트라인 또는 데이터라인을 단선시키며 형성하는 단계, 상기 기판 전면에 제 2 절연막을 형성하는 단계 및 상기 기판 위에 상기 소오스영역과 연결되는 소오스전극 및 상기 드레인영역과 연결되는 드레인전극을 형성하는 동시에 상기 단선된 게이트라인 또는 데이터라인을 연결하는 연결전극을 형성하는 단계를 포함한다.
또한, 본 발명의 액정표시소자는 기판, 상기 기판 위에 실리콘층으로 이루어진 액티브패턴 및 제 1 도전막으로 이루어진 스토리지배선, 상기 기판 전면에 증착된 제 1 절연막, 상기 기판 위에 동시에 패터닝되며, 제 2 도전막과 제 3 도전막으로 이루어진 게이트전극과 게이트라인 및 데이터라인, 상기 기판 전면에 형성되며, 콘택홀들이 형성된 제 2 절연막 및 상기 기판 위에 형성되어 상기 콘택홀을 통해 소오스영역과 연결되는 소오스전극 및 드레인영역과 연결되는 드레인전극을 포함한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 액정표시소자 및 그 제조방법의 바람직한 실시예를 상세히 설명한다.
도 3은 본 발명의 실시예에 따른 액정표시장치의 어레이 기판 일부를 나타내는 평면도로써, 특히 박막 트랜지스터를 포함하는 하나의 화소를 나타내고 있다.
실제의 액정표시소자에서는 N개의 게이트라인과 M개의 데이터라인이 교차하여 NxM개의 화소가 존재하지만 설명을 간단하게 하기 위해 도면에는 단지 nxm번째 화소만을 나타내었다.
이때, 본 실시예에서는 채널층으로 다결정 실리콘 박막을 이용한 다결정 실리콘 박막 트랜지스터를 예를 들어 설명하고 있으나 본 발명이 이에 한정되는 것은 아니며, 박막 트랜지스터의 채널층으로 비정질 실리콘 박막을 이용할 수도 있다.
도면에 도시된 바와 같이, 어레이 기판(110)에는 상기 기판(110) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(116)과 데이터라인(117)이 형성되어 있다. 또한, 상기 게이트라인(116)과 데이터라인(117)의 교차영역에는 스위칭소 자인 박막 트랜지스터가 형성되어 있으며, 상기 화소영역 내에는 상기 박막 트랜지스터에 연결되어 컬러필터 기판(미도시)의 공통전극과 함께 액정(미도시)을 구동시키는 화소전극(180A)이 형성되어 있다.
상기 박막 트랜지스터는 게이트라인(116)에 연결된 게이트전극(121), 데이터라인(117)에 연결된 소오스전극(122) 및 화소전극(180A)에 연결된 드레인전극(123)으로 구성되어 있다. 또한, 상기 박막 트랜지스터는 게이트전극(121)과 소오스/드레인전극(122, 123)의 절연을 위한 제 1 절연막(미도시)과 제 2 절연막(미도시) 및 상기 게이트전극(121)에 공급되는 게이트 전압에 의해 소오스전극(122)과 드레인전극(123) 간에 전도채널을 형성하는 액티브패턴(120A)을 포함한다.
이때, 상기 게이트라인(116)과 데이터라인(117)은 박막 트랜지스터의 제작에 사용되는 마스크공정을 감소시키기 위해 동시에 패터닝되어 동일층에 형성되게 되는데, 이에 따라 상기 게이트라인(116)과 데이터라인(117)이 교차하는 교차부에서의 단락을 방지하기 위해 상기 교차부의 데이터라인(117)의 소정영역이 단선되어 있다.
한편, 상기 제 1 절연막과 제 2 절연막에는 액티브패턴(120A)의 소오스/드레인영역의 일부를 노출시키는 한 쌍의 제 1 콘택홀(140A) 및 상기 단선된 데이터라인(117)의 양끝단 일부를 노출시키는 제 2 콘택홀(140B)과 제 3 콘택홀(140C)이 형성되어 있어, 상기 제 1 콘택홀(140A)을 통해 상기 소오스전극(122)의 일부는 소오스영역과 전기적으로 접속하며 상기 드레인전극(123)의 일부는 드레인영역과 전기적으로 접속하게 된다. 또한, 상기 소오스전극(122)의 다른 일부는 단선부 연결전 극(180B)을 구성하여 상기 제 2 콘택홀(140B)을 통해 nxm번째 화소부의 단선된 데이터라인(117)의 하부 끝단과 연결되는 동시에 상기 제 3 콘택홀(140C)을 통해 (n+1)xm번째 화소부의 단선된 데이터라인(117)의 상부 끝단과 전기적으로 연결되게 된다. 또한, 상기 드레인전극(123)의 다른 일부는 화소영역 쪽으로 연장되어 화소전극(180A)을 구성하게 된다.
이와 같이 본 실시예에서는 게이트전극(121)과 게이트라인(116) 및 데이터라인(117)을 동시에 동일층에 형성함으로써 박막 트랜지스터 제작에 사용되는 마스크수를 감소시킬 수 있게 되는데, 이때 전술한 바와 같이 상기 게이트라인(116)과 데이터라인(117)이 교차하는 교차부에서는 단락을 방지하기 위해 상기 교차부의 데이터라인(117)을 단선시키고 후공정의 소오스/드레인전극(122, 123)을 형성하는 과정에서 단선부 연결전극(180B)을 동시에 형성하여 상기 단선된 데이터라인(117)을 연결시키게 된다.
한편, 본 실시예에서는 상기 소오스/드레인전극(122, 123)과 화소전극(180A) 및 단선부 연결전극(180B)을 회절노광과 리프트 오프공정을 이용함으로써 한번의 마스크공정으로 동시에 패터닝하여 형성할 수 있게 되며, 전술한 게이트전극(121)과 게이트라인(116) 및 데이터라인(117)을 동시에 형성하는 공정과 함께 본 발명의 액정표시소자의 제조공정을 단순화시키게 되는데, 이를 다음의 액정표시소자의 제조공정을 통해 상세히 설명한다.
도 4a 내지 도 4c는 도 3에 도시된 액정표시소자의 III-III'선에 따른 제조공정을 순차적으로 나타내는 예시도이다.
도 4a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 기판(110) 위에 실리콘층으로 이루어진 액티브패턴(120A)을 형성한다.
이때, 상기 기판(110) 위에 실리콘산화막(SiO2)으로 구성되는 버퍼막을 형성한 후 상기 버퍼막 위에 실리콘층을 형성할 수도 있다. 상기 버퍼막은 유리기판(110) 내에 존재하는 나트륨(natrium; Na) 등의 불순물이 공정 중에 상부층으로 침투하는 것을 차단하는 역할을 한다.
상기 실리콘층은 비정질 실리콘 박막 또는 결정화된 실리콘 박막으로 형성할 수 있으나, 본 실시예에서는 결정화된 실리콘 박막을 이용하여 박막 트랜지스터를 구성한 경우를 예를 들어 나타내고 있다. 이때, 다결정 실리콘 박막은 기판(110) 위에 비정질 실리콘 박막을 증착한 후 여러 가지 결정화 방식을 이용하여 형성할 수 있으며, 이를 설명하면 다음과 같다.
먼저, 비정질 실리콘 박막은 여러 가지 방법으로 증착하여 형성할 수 있으며, 상기 비정질 실리콘 박막을 증착하는 대표적인 방법으로는 저압 화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD)방법과 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)방법이 있다.
이후, 상기 비정질 실리콘 박막 내에 존재하는 수소원자를 제거하기 위한 탈수소화(dehydrogenation)공정을 진행한 뒤 결정화를 실시한다. 이때, 비정질 실리콘 박막을 결정화하는 방법으로는 크게 비정질 실리콘 박막을 고온 요로(furnace)에서 열처리하는 고상 결정화(Solid Phase Crystallization; SPC)방법과 레이저를 이용하는 엑시머 레이저 어닐링(Eximer Laser Annealing; ELA)방법이 있다.
한편, 상기 레이저 결정화로는 펄스(pulse) 형태의 레이저를 이용한 엑시머 레이저 어닐링방법이 주로 이용되나, 근래에는 그레인(grain)을 수평방향으로 성장시켜 결정화특성을 획기적으로 향상시킨 순차적 수평결정화(Sequential Lateral Solidification; SLS)방법이 연구되고 있다.
상기 순차적 수평결정화는 그레인이 액상(liquid phase) 실리콘과 고상(solid phase) 실리콘의 경계면에서 상기 경계면에 대하여 수직 방향으로 성장한다는 사실을 이용한 것으로, 레이저 에너지의 크기와 레이저빔의 조사범위를 적절하게 조절하여 그레인을 소정의 길이만큼 측면 성장시킴으로써 실리콘 그레인의 크기를 향상시킬 수 있는 결정화방법이다.
이후, 상기 기판(110) 전면에 차례대로 게이트절연막인 제 1 절연막(115A)과 제 1 도전막 및 제 2 도전막을 형성한다.
이때, 상기 제 1 도전막은 화소전극을 구성하기 위한 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide; IZO) 등과 같은 투과율이 뛰어난 투명 도전성물질을 사용하며, 상기 제 2 도전막은 게이트전극과 게이트라인 및 데이터라인을 구성하기 위한 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo) 등과 같은 저저항 불투명 도전성물질을 사용할 수 있다.
다음으로, 도 4b에 도시된 바와 같이, 포토리소그래피 공정을 이용하여 상기 제 1 도전막과 제 2 도전막을 선택적으로 패터닝함으로써 게이트전극(121), 게이트 라인(116), 데이터라인(117) 및 제 1 화소전극(150B)을 형성한다.
이때, 상기 게이트전극(121)은 투명한 제 1 도전막으로 이루어진 제 1 게이트전극패턴(150A)과 불투명한 제 2 도전막으로 이루어진 제 2 게이트전극패턴(160A)으로 구성되며, 투명한 제 1 도전막으로 구성된 제 1 화소전극(150B) 위에는 상기 제 1 화소전극(150B)과 동일한 형태의 불투명한 제 2 도전막으로 이루어진 화소전극패턴(160B)이 남아있게 된다.
또한, 상기 게이트라인(116)은 투명한 제 1 도전막으로 이루어진 제 1 게이트라인패턴(150C)과 불투명한 제 2 도전막으로 이루어진 제 2 게이트라인패턴(160C)으로 구성되며, 상기 데이터라인(117)은 투명한 제 1 도전막으로 이루어진 제 1 데이터라인패턴(150D)과 불투명한 제 2 도전막으로 이루어진 제 2 데이터라인패턴(160D)으로 구성된다. 이때, 상기 데이터라인(117)에는 상기 게이트라인(116)과 데이터라인(117)이 교차하는 교차부에서의 단락을 방지하기 위해 상기 게이트라인(116)과 교차하는 소정영역의 데이터라인(117)을 단선 시키는 홈(170)이 형성되어 있다.
한편, 본 실시예에서는 이와 같이 이중 금속층으로 게이트전극(121)과 게이트라인(116) 및 데이터라인(117)을 형성하였으나 본 발명이 이에 한정되는 것은 아니며, 투명 또는 불투명 도전성물질로 이루어진 단일 금속층으로 게이트전극(121)과 게이트라인(116) 및 데이터라인(117)을 형성할 수도 있다.
이후, 상기 게이트전극(121)을 마스크로 상기 액티브패턴(120A)의 소정 영역에 불순물 이온을 주입하여 저항성 접촉층(ohmic contact layer)인 소오스영역 (124A)과 드레인영역(124B)을 형성한다. 이때, 상기 게이트전극(121)은 액티브패턴(120A)의 채널영역(124C)에 도펀트(dopant)가 침투하는 것을 방지하는 이온-스타퍼(ion stopper)의 역할을 하게 된다.
상기 액티브패턴(120A)의 전기적 특성은 주입되는 도펀트의 종류에 따라 바뀌게 되며, 상기 주입되는 도펀트가 붕소(B) 등의 3족 원소에 해당하면 P-타입 박막 트랜지스터로 인(P) 등의 5족 원소에 해당하면 N-타입 박막 트랜지스터로 동작을 하게 된다.
이때, 상기 이온 주입 공정 후에 주입된 도펀트를 활성화하는 공정을 진행할 수도 있다.
다음으로, 도 4c에 도시된 바와 같이, 상기 게이트전극(121)과 게이트라인(116) 및 데이터라인(117)이 형성된 기판(110) 전면에 제 2 절연막(115B)을 증착한 후 회절노광과 리프트 오프공정을 통한 한번의 포토리소그래피공정으로 상기 소오스/드레인영역(124A, 124B)과 연결되는 소오스/드레인전극(122, 123) 및 상기 단선된 데이터라인(117)을 연결시키는 단선부 연결전극(180B)을 형성한다.
상기 제 2 절연막(115B)은 고개구율을 위한 벤조사이클로부텐(Benzocyclobutene; BCB) 또는 아크릴계 수지(resin)와 같은 투명 유기절연물질로 형성할 수 있다.
이때, 상기 드레인전극(123)의 일부는 화소영역 쪽으로 연장되어 제 2 화소전극(180A)을 구성하며, 상기 소오스/드레인전극(122, 123)과 제 2 화소전극(180A) 및 단선부 연결전극(180B)은 투명한 도전성물질로 동시에 형성함으로써 마스크공정 수를 감소시킬 수 있는데, 이를 도면을 참조하여 상세히 설명한다.
도 5a 내지 도 5e는 도 4c에 있어서, 단선부 연결전극과 소오스/드레인전극 및 화소전극을 형성하기 위한 회절노광과 리프트 오프공정을 구체적으로 나타내는 단면도이다.
도 5a에 도시된 바와 같이, 제 2 절연막(115)이 형성되어 있는 기판(110) 전면에 포토레지스트(photoresist)와 같은 감광성물질로 구성된 감광막(170)을 형성한 후, 본 실시예의 회절마스크(180)를 통해 상기 감광막(170)에 선택적으로 광을 조사한다.
이때, 본 실시예에서와 같이 포지티브 포토레지스트를 이용한 경우에는 회절마스크(180)에는 조사된 모든 광을 차단하는 차단영역(A1)과 슬릿패턴이 적용되어 광의 일부만 차단시키는 슬릿영역(A2) 및 광을 모두 투과시키는 투과영역(A3)이 마련되어 있으며, 상기 마스크(180)를 투과한 빛만이 감광막(170)에 조사되게 된다.
이어서, 상기 회절마스크(180)를 통해 노광된 감광막(170)을 현상하고 나면, 도 5b에 도시된 바와 같이, 상기 차단영역(A1)과 슬릿영역(A2)을 통해 광이 모두 차단되거나 일부만 차단된 영역에는 소정 두께의 감광막패턴(170A, 170B)이 남아있게 되고, 모든 광이 투과된 투과영역(A3)에는 감광막(170)이 완전히 제거되어 제 2 절연막(115B) 표면이 노출되게 된다.
이때, 상기 슬릿영역(A2)을 통해 형성된 제 2 감광막패턴(170B)은 차단영역(A1)에 형성된 제 1 감광막패턴(170A)보다 얇게 형성되며 상기 투과영역(A3)을 통해 모든 광이 투과된 영역에는 감광막(170)이 완전히 제거되는데, 이것은 포지티브 포토레지스트를 사용했기 때문이며, 본 발명이 이에 한정되는 것은 아니며 네거티브 포토레지스트를 사용하여도 무방하다.
다음으로, 상기와 같이 형성된 제 1 감광막패턴(170A) 및 제 2 감광막패턴(170B)을 마스크로 하여, 그 하부에 형성된 제 2 절연막(115B)과 제 1 절연막(115A)을 제거하게 되면 액티브패턴(120A)의 소오스/드레인영역(124A, 124B)의 일부를 노출시키는 한 쌍의 제 1 콘택홀(140A)이 형성되고 제 2 절연막(115B)과 제 2 도전막을 선택적으로 제거하게 되면 단선된 데이터라인(117)의 양끝단 일부(상세하게는 상기 단선된 데이터라인(117)을 구성하는 제 1 데이터라인패턴(150D))를 노출시키는 제 2 콘택홀(140B)과 제 3 콘택홀(140C)이 형성되는 동시에 상기 화소전극(150B) 상부에 남아있는 불투명한 화소전극패턴(160B)을 제거하여 투명한 제 2 도전막으로 이루어진 제 1 화소전극(150B)이 노출되도록 한다. 이때는 별도의 마스크를 사용하는 것이 아니라 상기 콘택홀(140A~140C)을 형성하는 과정에서 화소영역에 화소전극패턴을 형성한 후 마스크 사용 없이 상기 제 2 절연막(115B)과 제 2 도전막의 식각공정을 진행하는 것이다.
이때, 본 실시예와 같이 게이트전극(121)과 게이트라인(116) 및 데이터라인(117)을 투명 도전성물질과 불투명한 도전성물질의 이중 금속층으로 형성한 경우에는 상기와 같이 화상이 표시되는 화소영역의 불투명 도전막(즉, 제 2 도전막으로 이루어진 화소전극패턴(160B))을 제거하여야하나, 투명한 도전성물질의 단일 금속층으로 형성한 경우에는 화소영역에서 도전막의 제거공정을 진행할 필요가 없게 된다.
또한, 본 실시예에서는 화소영역에 투명한 제 1 도전막을 남겨두어 화소전극을 구성하는 제 1 화소전극(150B)을 형성하도록 하였으나, 후술할 리프트 오프공정을 통해 투명한 도전성물질로 소오스/드레인전극과 단선부 연결전극 및 화소전극을 형성하게 되므로 화소영역의 투명도를 향상시키기 위해서 상기 제 1 도전막도 함께 제거할 수도 있다.
이후, 상기 감광막패턴(170A, 170B)의 일부를 제거하는 애슁공정을 진행하게 되면, 도 5c에 도시된 바와 같이, 소오스/드레인전극과 단선부 연결전극이 형성될 소정영역 상부, 즉 회절노광이 적용된 슬릿영역(A2)의 제 2 감광막패턴(170B)이 완전히 제거되어 제 2 절연막(115B) 표면이 노출되게 된다.
이때, 상기 제 1 감광막패턴(170A)은 상기 제 2 감광막패턴(170B)의 두께만큼이 제거된 제 3 감광막패턴(170A')으로 상기 차단영역(A1)에 대응하여 도전막이 형성될 필요가 없는 소정영역 상부에만 남아있게 된다.
이후, 도 5d에 도시된 바와 같이, 상기 남아있는 제 3 감광막패턴(170A')을 포함하여 기판(110) 전면에 투명한 도전성물질로 제 3 도전막(180)을 형성한다.
이때, 하부에 감광막패턴(170A')이 남아있지 않은 슬릿영역(A2)(즉, 후술할 소오스/드레인전극과 단선부 연결전극이 형성되는 소정영역)과 투과영역(A3)(즉, 콘택홀(140A~140C)과 화소전극이 형성되는 소정영역)의 제 3 도전막(180)은 후술할 리프트 오프공정을 거쳐 제거되지 않고 남아 상기 소오스/드레인영역(124A, 124B)과 연결되는 소오스/드레인전극과 상기 단선된 데이터라인(117)의 양끝단을 연결하는 단선부 연결전극 및 상기 드레인전극과 연결되는 화소전극을 형성하게 된다.
즉, 도 5e에 도시된 바와 같이, 상기 제 3 도전막(180)이 증착된 제 3 감광막패턴(170A')을 리프트 오프시켜 상기 슬릿영역(A2)과 투과영역(A3) 이외 부분에 남아있는 제 3 감광막패턴(170A')과 상기 제 3 감광막패턴(170A') 상부에 형성된 제 3 도전막(180)을 함께 제거한다. 이때, 제 3 감광막패턴(170A')이 남아있지 않은 슬릿영역(A2)에는 제 3 도전막(180)이 제거되지 않고 남아 소오스/드레인영역(124A, 124B)과 연결되는 소오스/드레인전극(122, 123)과 상기 단선된 데이터라인(117)의 양끝단을 연결하는 단선부 연결전극(180B) 및 상기 드레인전극(123)에 연결되는 제 2 화소전극(180A)을 형성하게 된다.
이때, 상기 제 2 화소전극(180A)을 구성하는 제 3 도전막(180)은 전술한 바와 같이 투명한 도전성물질로 형성되어 상기 제 1 도전막으로 이루어진 제 1 화소전극(150B)과 함께 화소전극을 구성하게 되며, 상기 소오스전극(122)의 일부는 제 2 콘택홀과 제 3 콘택홀 내부에 형성된 제 3 도전막(180)을 통해 단선된 데이터라인(117)의 양끝단을 연결하는 단선부 연결전극(180B)을 구성하게 된다.
상기 리프트 오프공정은 포토레지스트와 같은 감광성물질 위에 도전막을 소정 두께로 형성한 후 스트리퍼(stripper)와 같은 용액에 침전시켜 상기 금속물질이 증착되어 있는 감광성물질을 상기 금속물질과 동시에 제거하는 공정으로, 이때 그 하부에 감광성물질이 남아 있지 않은 영역의 도전막은 제거되지 않고 남아 본 실시예와 같은 소오스/드레인전극과 단선부 연결전극 및 화소전극을 구성하게 된다.
한편, 본 실시예에서는 게이트라인과 데이터라인이 교차하여 단락되는 것을 방지하기 위해 상기 게이트라인과 데이터라인이 교차하는 교차부의 데이터라인을 단선시킨 경우를 설명하고 있으나 본 발명이 이에 한정되는 것은 아니며, 상기 교차부의 게이트라인을 단선시킬 수도 있으며 이를 다음의 제 2 실시예를 통해 상세히 설명한다.
도 6은 본 발명의 제 2 실시예에 따른 액정표시장치의 어레이 기판 일부를 나타내는 평면도이다.
이때, 본 실시예의 액정표시소자는 게이트라인과 데이터라인이 교차하는 교차부에서 상기 교차부의 게이트라인이 단선되어 있으며, 후공정의 소오스/드레인전극과 화소전극을 형성하는 과정에서 동시에 패터닝된 단선부 연결전극을 통해 상기 단선된 게이트라인이 연결되도록 구성하는 것을 제외하고는 상기 제 1 실시예의 액정표시소자와 동일한 구성으로 되어 있다.
도면에 도시된 바와 같이, 어레이 기판(210)에는 상기 기판(210) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(216)과 데이터라인(217)이 형성되어 있다. 또한, 상기 게이트라인(216)과 데이터라인(217)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있으며, 상기 화소영역 내에는 상기 박막 트랜지스터에 연결되어 컬러필터 기판(미도시)의 공통전극과 함께 액정(미도시)을 구동시키는 화소전극(280A)이 형성되어 있다.
상기 박막 트랜지스터는 게이트라인(216)에 연결된 게이트전극(221), 데이터라인(217)에 연결된 소오스전극(222) 및 화소전극(280A)에 연결된 드레인전극(223)으로 구성되어 있다. 또한, 상기 박막 트랜지스터는 게이트전극(221)과 소오스/드레인전극(222, 223)의 절연을 위한 제 1 절연막(미도시)과 제 2 절연막(미도시) 및 상기 게이트전극(221)에 공급되는 게이트 전압에 의해 소오스전극(222)과 드레인전극(223) 간에 전도채널을 형성하는 액티브층(220A)을 포함한다.
이때, 상기 게이트라인(216)과 데이터라인(217)은 박막 트랜지스터의 제작에 사용되는 마스크공정을 감소시키기 위해 동시에 패터닝되어 동일층에 형성되게 되는데, 본 실시예에서는 상기 게이트라인(216)과 데이터라인(217)이 교차하는 교차부에서의 단락을 방지하기 위해 상기 교차부의 게이트라인(216)의 소정영역이 단선되어 있다.
한편, 상기 제 1 절연막과 제 2 절연막에는 액티브층(220A)의 소오스/드레인영역의 일부를 노출시키는 한 쌍의 제 1 콘택홀(240A)과 상기 데이터라인(217)의 일부를 노출시키는 제 2 콘택홀(240B) 및 상기 단선된 게이트라인(216)의 양끝단 일부를 노출시키는 한 쌍의 제 3 콘택홀(240C)이 형성되어 있어, 상기 제 1 콘택홀(240A)을 통해 상기 소오스전극(222)의 일부는 소오스영역과 전기적으로 접속하며 상기 드레인전극(223)의 일부는 드레인영역과 전기적으로 접속하게 된다. 또한, 상기 소오스전극(222)의 다른 일부는 상기 제 2 콘택홀(240B)을 통해 데이터라인(217)과 전기적으로 접속하며, 상기 드레인전극(223)의 다른 일부는 화소영역 쪽으로 연장되어 화소전극(280A)을 구성하게 된다. 또한, 상기 제 3 콘택홀(240C)을 통해 단선부 연결전극(280B)은 nx(m-1)번째 화소부의 단선된 게이트라인(216)의 우측 끝단과 nxm번째 화소부의 단선된 게이트라인(216)의 좌측 끝단을 전기적으로 연결하게 된다.
이와 같이 본 실시예에서는 게이트전극(221)과 게이트라인(216) 및 데이터라 인(217)을 동시에 동일층에 형성함으로써 박막 트랜지스터 제작에 사용되는 마스크수를 감소시킬 수 있게 되는데, 이때 전술한 바와 같이 상기 게이트라인(216)과 데이터라인(217)이 교차하는 교차부에서는 단락을 방지하기 위해 상기 교차부의 게이트라인(216)을 단선시키고 후공정의 소오스/드레인전극(222, 223)을 형성하는 과정에서 단선부 연결전극(280B)을 동시에 형성하여 상기 단선된 게이트라인(216)을 연결시키게 되는데, 이를 다음의 액정표시소자의 제조공정을 통해 상세히 설명한다.
도 7a 내지 도 7c는 도 6에 도시된 액정표시소자의 VI-VI'선에 따른 제조공정을 순차적으로 나타내는 예시도이다.
도 7a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 기판(210) 위에 실리콘층으로 이루어진 액티브패턴(220A)을 형성한다.
이후, 상기 기판(210) 전면에 차례대로 게이트절연막인 제 1 절연막(215A)과 제 1 도전막 및 제 2 도전막을 형성한다.
이때, 상기 제 1 도전막은 화소전극을 구성하기 위한 인듐-틴-옥사이드 또는 인듐-징크-옥사이드 등과 같은 투과율이 뛰어난 투명 도전성물질을 사용하며, 상기 제 2 도전막은 게이트전극과 게이트라인 및 데이터라인을 구성하기 위한 알루미늄, 알루미늄 합금, 텅스텐, 구리, 크롬, 몰리브덴 등과 같은 저저항 불투명 도전성물질을 사용할 수 있다.
다음으로, 도 7b에 도시된 바와 같이, 포토리소그래피 공정을 이용하여 상기 제 1 도전막과 제 2 도전막을 선택적으로 패터닝함으로써 게이트전극(221), 게이트라인(216), 데이터라인(217) 및 제 1 화소전극(250B)을 형성한다.
이때, 상기 게이트전극(221)은 투명한 제 1 도전막으로 이루어진 제 1 게이트전극패턴(250A)과 불투명한 제 2 도전막으로 이루어진 제 2 게이트전극패턴(260A)으로 구성되며, 투명한 제 1 도전막으로 구성된 제 1 화소전극(250B) 위에는 상기 제 1 화소전극(250B)과 동일한 형태의 불투명한 제 2 도전막으로 이루어진 화소전극패턴(260B)이 남아있게 된다.
또한, 상기 게이트라인(216)은 투명한 제 1 도전막으로 이루어진 제 1 게이트라인패턴(250C)과 불투명한 제 2 도전막으로 이루어진 제 2 게이트라인패턴(260C)으로 구성되며, 상기 데이터라인(217)은 투명한 제 1 도전막으로 이루어진 제 1 데이터라인패턴(250D)과 불투명한 제 2 도전막으로 이루어진 제 2 데이터라인패턴(260D)으로 구성된다. 이때, 상기 게이트라인(216)에는 상기 게이트라인(216)과 데이터라인(217)이 교차하는 교차부에서의 단락을 방지하기 위해 상기 데이터라인(217)과 교차하는 소정영역의 게이트라인(216)을 단선 시키는 홈(270)이 형성되어 있다.
이후, 상기 게이트전극(221)을 마스크로 상기 액티브패턴(220A)의 소정 영역에 불순물 이온을 주입하여 저항성 접촉층인 소오스영역(224A)과 드레인영역(224B)을 형성한다.
다음으로, 도 7c에 도시된 바와 같이, 상기 게이트전극(221)과 게이트라인(216) 및 데이터라인(217)이 형성된 기판(210) 전면에 제 2 절연막(215B)을 증착한 후 회절노광과 리프트 오프공정을 통한 한번의 포토리소그래피공정으로 상기 소오스/드레인영역(224A, 224B)과 연결되는 소오스/드레인전극(222, 223) 및 상기 단선 된 게이트라인(216)을 연결시키는 단선부 연결전극(280B)을 형성한다(상기 제 1 실시예의 도 5a 내지 도 5e 참조).
이때, 상기 드레인전극(223)의 일부는 화소영역 쪽으로 연장되어 제 2 화소전극(280A)을 구성하며, 상기 소오스/드레인전극(222, 223)과 제 2 화소전극(280A) 및 단선부 연결전극(280B)은 투명한 도전성물질로 동시에 형성함으로써 마스크공정수를 감소시킬 수 있다.
이와 같이 상기 제 1 실시예와 제 2 실시예에 따른 액정표시소자의 제조공정은 게이트전극과 게이트라인 및 데이터라인을 동시에 패터닝하며 후공정의 소오스/드레인전극을 형성하는 과정에서 회절노광과 리프트 오프공정을 통해 단선된 게이트라인 또는 데이터라인을 연결하는 단선부 연결전극을 동시에 형성함으로써 종래의 제조공정에 비해 2번의 마스크공정을 줄일 수 있게 된다. 그 결과 제조공정의 단순화에 따른 수율의 증가 및 제조비용의 감소 등의 효과를 제공한다.
한편, 일반적으로 어레이 기판의 화소전극은 컬러필터 기판의 공통전극과 함께 액정 커패시터를 이루는데, 액정 커패시터에 인가된 전압은 다음 신호가 들어올 때까지 유지되지 못하고 누설되어 사라진다. 따라서, 인가된 전압을 유지하기 위해서는 스토리지 커패시터(storage capacitor)를 액정 커패시터에 연결해서 사용해야 한다.
이러한 스토리지 커패시터는 신호 유지 이외에도 계조(gray scale) 표시의 안정과 플리커(flicker) 및 잔상(afterimage) 감소 등의 효과를 가지며, 상기와 같은 스토리지 커패시터를 포함하는 본 발명의 액정표시소자에 대한 실시예를 설명하 면 다음과 같다.
도 8은 본 발명의 제 3 실시예에 따른 액정표시장치의 어레이 기판 일부를 나타내는 평면도로써, 화소영역의 중앙에 스토리지 커패시터가 형성된 어레이 기판을 예를 들어 나타내고 있다.
이때, 제 3 실시예는 도 3에 도시된 제 1 실시예의 액정표시소자와는 스토리지 커패시터를 제외하고는 동일한 구성으로 이루어져 있다.
즉, 도면에 도시된 바와 같이, 어레이 기판(310)에는 상기 기판(310) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(316)과 데이터라인(317)이 형성되어 있다. 또한, 상기 게이트라인(316)과 데이터라인(317)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있으며, 상기 화소영역 내에는 상기 박막 트랜지스터에 연결되는 화소전극(380A)이 형성되어 있다.
상기 박막 트랜지스터는 게이트라인(316)에 연결된 게이트전극(321), 데이터라인(317)에 연결된 소오스전극(322) 및 화소전극(380A)에 연결된 드레인전극(323)으로 구성되어 있다. 또한, 상기 박막 트랜지스터는 게이트전극(321)과 소오스/드레인전극(322, 323)의 절연을 위한 제 1 절연막(미도시)과 제 2 절연막(미도시) 및 상기 게이트전극(321)에 공급되는 게이트 전압에 의해 소오스전극(322)과 드레인전극(323) 간에 전도채널을 형성하는 액티브패턴(320A)을 포함한다.
전술한 제 1 실시예와 같이 상기 게이트라인(316)과 데이터라인(317)이 교차하는 교차부에서는 단락을 방지하기 위해 상기 교차부의 데이터라인(317)을 단선시키고 후공정의 소오스/드레인전극(322, 323)을 형성하는 과정에서 단선부 연결전극 (380B)을 동시에 형성하여 상기 단선된 데이터라인(317)을 연결시키게 된다.
이때, 상기 게이트라인(316)과 나란한 방향으로 스토리지라인(330C)이 형성되어 있으며, 상기 스토리지라인(330C)은 화소영역 내에서 화소전극(380A)과 중첩되어 스토리지 커패시터를 형성하는 제 1 스토리지전극(330B)과 함께 스토리지배선(330B, 330C)을 구성한다. 즉, 상기 제 1 스토리지전극(330B)은 투명전극인 화소전극(380A)과 함께 제 1 절연막을 사이에 두고 스토리지 커패시터를 형성하게 된다.
본 실시예의 스토리지배선(330B, 330C)은 도전성 금속층으로 형성되어 도트 인버젼(dot inversion)뿐만 아니라 낮은 저항이 요구되는 라인 인버젼(line inversion) 구동방식에서도 적용될 수 있으며, 회절노광을 이용하여 액티브패턴(320A)과 동시에 패터닝되어 형성됨으로써 추가적인 마스크공정을 필요로 하지 않는 이점이 있는데, 이를 다음의 액정표시소자의 제조공정을 통해 상세히 설명한다.
도 9a 내지 도 9c는 도 8에 도시된 액정표시소자의 VIII-VIII'선에 따른 제조공정을 순차적으로 나타내는 단면도이며, 도 10a 내지 도 10c는 도 8에 도시된 액정표시소자의 제조공정을 나타내는 평면도이다.
도 9a 및 도 10a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 기판(310) 위에 채널층으로 사용할 액티브패턴(320A) 및 스토리지배선(즉, 제 1 스토리지전극(330B)과 스토리지라인(330C))을 형성한다.
상기 제 1 스토리지전극(330B)을 포함하는 스토리지배선(330B, 330C)은 액티브패턴(320A)을 형성할 때 회절노광(즉, 회절마스크(slit mask) 또는 하프톤마스크(half-tone mask))을 적용함으로써 마스크공정의 추가 없이 동시에 형성할 수 있는 데, 이를 자세히 설명하면 다음과 같다.
도 11a 내지 도 11d는 도 9a에 있어서, 제 1 회절노광을 이용하여 액티브패턴과 스토리지배선을 동시에 형성하는 과정을 구체적으로 나타내는 단면도이다.
먼저, 도 11a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 기판(310) 위에 채널층으로 사용할 실리콘층(320)을 형성한다.
이후, 상기 실리콘층(320) 위에 스토리지배선(330B, 330C)을 형성하기 위한 제 1 도전막(330)을 형성한다. 상기 제 1 도전막(330)은 저저항의 도전성물질로 알루미늄, 알루미늄 합금, 텅스텐, 구리, 크롬, 몰리브덴 등과 같은 금속물질을 사용할 수 있다.
다음으로, 도 11b에 도시된 바와 같이, 실리콘층(320)과 제 1 도전막(330)이 차례대로 형성되어 있는 기판(310) 위에 감광막(370)을 형성한 후, 본 실시예의 회절마스크(380)를 통해 상기 감광막(370)에 선택적으로 광을 조사한다.
이때, 본 실시예에 사용한 회절마스크(380)에는 조사된 모든 광을 차단하는 차단영역(A1)과 슬릿패턴이 적용되어 광의 일부만 차단시키는 슬릿영역(A2) 및 광을 모두 투과시키는 투과영역(A3)이 마련되어 있으며, 상기 마스크(380)를 투과한 빛만이 감광막(370)에 조사되게 된다.
이어서, 상기 회절마스크(380)를 통해 노광된 감광막(370)을 현상하고 나면, 도 11c에 도시된 바와 같이, 상기 차단영역(A1)과 슬릿영역(A2)을 통해 광이 모두 차단되거나 일부만 차단된 영역에는 소정 두께의 감광막패턴(370A, 370B)이 남아있게 되고, 모든 광이 투과된 투과영역(A3)에는 감광막(170)이 완전히 제거되어 제 1 도전막(330) 표면이 노출되게 된다.
이때, 상기 슬릿영역(A2)을 통해 형성된 제 2 감광막패턴(370B)은 차단영역(A1)에 형성된 제 1 감광막패턴(370A)보다 얇게 형성되며 상기 투과영역(A3)을 통해 광이 차단된 영역에는 감광막(370)이 완전히 제거되는데, 이것은 포지티브 포토레지스트를 사용했기 때문이며, 본 발명이 이에 한정되는 것은 아니며 네거티브 포토레지스트를 사용하여도 무방하다.
다음으로, 상기와 같이 형성된 제 1 감광막패턴(370A) 및 제 2 감광막패턴(370B)을 마스크로 하여, 그 하부에 형성된 제 1 도전막(330)과 실리콘층(320)을 선택적으로 제거하게 되면, 어레이 기판(310) 위에 액티브패턴(320A)과 제 1 스토리지전극(330B)이 패터닝되어 형성되게 된다.
이때, 실리콘층으로 구성되는 상기 액티브패턴(320A) 상부에는 동일한 형태로 패터닝된 제 1 도전막패턴(330A)이 남아있으며, 상기 액티브패턴(320A) 위에 남아있는 제 1 도전막패턴(330A)은 후술할 애슁공정 및 식각공정을 거쳐 제거될 수 있다.
즉, 상기 감광막패턴(370A, 370B)의 일부를 제거하는 애슁공정을 진행하게 되면, 도 11d에 도시된 바와 같이, 상기 액티브패턴(320A) 상부, 즉 회절노광이 적용된 슬릿영역(A2)의 제 2 감광막패턴(370B)이 완전히 제거되어 제 1 도전막패턴(330A) 표면이 노출되게 된다.
이때, 상기 제 1 감광막패턴(370A)은 상기 제 2 감광막패턴(370B)의 두께만큼이 제거된 제 3 감광막패턴(370A')으로 상기 차단영역(A1)에 대응하는 제 1 스토 리지전극(330B) 상부에만 남아있게 된다.
이후, 상기 남아있는 제 3 감광막패턴(370A')을 마스크로 하여 상기 액티브패턴(320A) 상부의 제 1 도전막패턴(330A)을 선택적으로 제거하게 된다.
그리고, 상기 제 1 스토리지전극(330B) 위에 남아있는 제 3 감광막패턴(370A')을 제거하고 나면, 전술한 도 9a에 도시된 바와 같이, 어레이 기판(310) 위에 실리콘층으로 구성되는 액티브패턴(320A)과 제 1 도전막으로 구성되는 제 1 스토리지전극(330B)이 형성되게 된다. 즉, 회절노광을 이용한 한번의 포토리소그래피공정으로 액티브패턴(320A)과 스토리지배선(330B, 330C)을 동시에 형성할 수 있게 된다.
한편, 본 실시예의 스토리지배선(330B, 330C)은 저저항 금속층으로 형성되어 전술한 바와 같이 도트 인버젼뿐만 아니라 낮은 저항이 요구되는 라인 인버젼 구동방식에서도 적용될 수 있다.
또한, 상기 화소전극(350B)은 하부의 제 1 스토리지전극(330B)과 일부영역이 중첩하여 제 1 절연막(315A)을 사이에 개재하여 스토리지 커패시터를 형성하게 되며, 상대적으로 얇은 두께의 제 1 절연막(315A)이 개재되므로 충분한 커패시터 용량을 확보할 수 있게 된다.
이후, 상기 기판(310) 전면에 차례대로 게이트절연막인 제 1 절연막(315A)과 제 1 도전막 및 제 2 도전막을 형성한다.
이때, 상기 제 1 도전막은 인듐-틴-옥사이드 또는 인듐-징크-옥사이드 등과 같은 투과율이 뛰어난 투명 도전성물질을 사용하며, 상기 제 2 도전막은 게이트전 극과 게이트라인 및 데이터라인을 구성하기 위한 알루미늄, 알루미늄 합금, 텅스텐, 구리, 크롬, 몰리브덴 등과 같은 저저항 불투명 도전성물질을 사용할 수 있다.
다음으로, 도 9b 및 도 10b에 도시된 바와 같이, 포토리소그래피 공정을 이용하여 상기 제 1 도전막과 제 2 도전막을 선택적으로 패터닝함으로써 게이트전극(321), 게이트라인(316), 데이터라인(317) 및 화소전극패턴(350B, 360B)을 형성한다.
이때, 상기 게이트전극(321)은 투명한 제 1 도전막으로 이루어진 제 1 게이트전극패턴(350A)과 불투명한 제 2 도전막으로 이루어진 제 2 게이트전극패턴(360A)으로 구성된다.
또한, 상기 게이트라인(316)은 투명한 제 1 도전막으로 이루어진 제 1 게이트라인패턴(350C)과 불투명한 제 2 도전막으로 이루어진 제 2 게이트라인패턴(360C)으로 구성되며, 상기 데이터라인(317)은 투명한 제 1 도전막으로 이루어진 제 1 데이터라인패턴(350D)과 불투명한 제 2 도전막으로 이루어진 제 2 데이터라인패턴(360D)으로 구성된다. 이때, 상기 데이터라인(317)에는 상기 게이트라인(316)과 데이터라인(317)이 교차하는 교차부에서의 단락을 방지하기 위해 상기 게이트라인(316)과 교차하는 소정영역의 데이터라인(317)을 단선 시키는 홈(370)이 형성되어 있다.
한편, 본 실시예에서는 이와 같이 이중 금속층으로 게이트전극(321)과 게이트라인(316) 및 데이터라인(317)을 형성하였으나 본 발명이 이에 한정되는 것은 아니며, 투명 또는 불투명 도전성물질로 이루어진 단일 금속층으로 게이트전극(321) 과 게이트라인(316) 및 데이터라인(317)을 형성할 수도 있다.
이후, 상기 게이트전극(321)을 마스크로 상기 액티브패턴(320A)의 소정 영역에 불순물 이온을 주입하여 저항성 접촉층인 소오스영역(324A)과 드레인영역(324B)을 형성한다.
다음으로, 도 9c 및 도 10c에 도시된 바와 같이, 상기 게이트전극(321)과 게이트라인(316) 및 데이터라인(317)이 형성된 기판(310) 전면에 제 2 절연막(315B)을 증착한 후 회절노광과 리프트 오프공정을 통한 한번의 포토리소그래피공정으로 상기 소오스/드레인영역(324A, 324B)과 연결되는 소오스/드레인전극(322, 323) 및 상기 단선된 데이터라인(317)을 연결시키는 단선부 연결전극(380B)을 형성한다.
이때, 상기 드레인전극(323)의 일부는 화소영역 쪽으로 연장되어 화소전극(380A)을 구성하며, 상기 소오스/드레인전극(322, 323)과 화소전극(380A) 및 단선부 연결전극(380B)은 투명한 도전성물질로 동시에 형성함으로써 마스크공정수를 감소시킬 수 있는데, 이를 도면을 참조하여 상세히 설명한다.
도 12a 내지 도 12e는 도 9c에 있어서, 단선부 연결전극과 소오스/드레인전극 및 화소전극을 형성하기 위한 제 2 회절노광과 리프트 오프공정을 구체적으로 나타내는 단면도이다.
도 12a에 도시된 바와 같이, 제 2 절연막(315)이 형성되어 있는 기판(310) 전면에 감광막(470)을 형성한 후, 본 실시예의 회절마스크(480)를 통해 상기 감광막(470)에 선택적으로 광을 조사한다.
이때, 본 실시예에서와 같이 포지티브 포토레지스트를 사용하는 경우에는 회 절마스크(480)에는 조사된 모든 광을 차단하는 차단영역(A1)과 슬릿패턴이 적용되어 광의 일부만 투과시키는 슬릿영역(A2) 및 광을 모두 투과시키는 투과영역(A1)이 마련되어 있으며, 상기 마스크(480)를 투과한 빛만이 감광막(470)에 조사되게 된다.
이어서, 상기 회절마스크(480)를 통해 노광된 감광막(470)을 현상하고 나면, 도 12b에 도시된 바와 같이, 상기 차단영역(A1)과 슬릿영역(A2)을 통해 광이 모두 차단되거나 일부만 차단된 영역에는 소정 두께의 감광막패턴(470A, 470B)이 남아있게 되고, 모든 광이 투과된 투과영역(A3)에는 감광막(470)이 완전히 제거되어 제 2 절연막(315B) 표면이 노출되게 된다.
이때, 상기 슬릿영역(A2)을 통해 형성된 제 2 감광막패턴(470B)은 차단영역(A1)에 형성된 제 1 감광막패턴(470A)보다 얇게 형성되며 상기 투과영역(A3)을 통해 광이 차단된 영역에는 감광막(470)이 완전히 제거되는데, 이것은 포지티브 포토레지스트를 사용했기 때문이며, 본 발명이 이에 한정되는 것은 아니며 네거티브 포토레지스트를 사용하여도 무방하다.
다음으로, 상기와 같이 형성된 제 1 감광막패턴(470A) 및 제 2 감광막패턴(470B)을 마스크로 하여, 그 하부에 형성된 제 2 절연막(315B)과 제 1 절연막(315A)을 제거하게 되면 액티브패턴(320A)의 소오스/드레인영역(324A, 324B)의 일부를 노출시키는 한 쌍의 제 1 콘택홀(340A)이 형성되고 제 2 절연막(315B)과 제 2 도전막 및 제 1 도전막을 선택적으로 제거하게 되면 단선된 데이터라인(317)의 양끝단 일부(상세하게는 상기 단선된 데이터라인(317)의 내부 측면)를 노출시키는 제 2 콘택홀(340B)과 제 3 콘택홀(340C)이 형성되는 동시에 화소영역에 남아있는 화소전극패턴(350B, 360B)을 제거하여 제 1 절연막(315A)이 노출되도록 한다.
이와 같이 본 실시예에서는 상기 제 1 실시예와 제 2 실시예의 경우와는 다르게 화소영역의 투명한 제 1 도전막도 함께 제거하여 제 1 절연막(315A) 표면이 노출되도록 한 후 후술할 리프트 오프공정을 통해 투명한 도전성물질로 소오스/드레인전극과 단선부 연결전극을 형성하는 과정에서 화소전극을 형성하게 되므로 상기 제 1 실시예와 제 2 실시예에 비해 화소영역의 투명도가 향상되는 이점이 있다.
이후, 상기 감광막패턴(470A, 470B)의 일부를 제거하는 애슁공정을 진행하게 되면, 도 12c에 도시된 바와 같이, 소오스/드레인전극과 단선부 연결전극이 형성될 소정영역 상부, 즉 회절노광이 적용된 슬릿영역(A2)의 제 2 감광막패턴(470B)이 완전히 제거되어 제 2 절연막(315B) 표면이 노출되게 된다.
이때, 상기 제 1 감광막패턴(470A)은 상기 제 2 감광막패턴(470B)의 두께만큼이 제거된 제 3 감광막패턴(470A')으로 상기 차단영역(A1)에 대응하여 도전막이 형성될 필요가 없는 소정영역 상부에만 남아있게 된다.
이후, 도 12d에 도시된 바와 같이, 상기 남아있는 제 3 감광막패턴(470A')을 포함하여 기판(310) 전면에 투명한 도전성물질로 제 3 도전막(380)을 형성한다.
이때, 하부에 감광막패턴(470A')이 남아있지 않은 슬릿영역(A2)(즉, 후술할 소오스/드레인전극과 단선부 연결전극이 형성되는 소정영역)과 투과영역(A3)(즉, 콘택영역(440A~440C)과 화소전극이 형성되는 소정영역)의 제 3 도전막(380)은 후술할 리프트 오프공정을 거쳐 제거되지 않고 남아 상기 소오스/드레인영역(324A, 324B)과 연결되는 소오스/드레인전극과 상기 단선된 데이터라인(317)의 양끝단을 연결하는 단선부 연결전극 및 상기 드레인전극과 연결되는 화소전극을 형성하게 된다.
즉, 도 12e에 도시된 바와 같이, 상기 제 3 도전막(380)이 증착된 제 3 감광막패턴(470A')을 리프트 오프시켜 상기 슬릿영역(A2)과 투과영역(A3) 이외 부분에 남아있는 제 3 감광막패턴(470A')과 상기 제 3 감광막패턴(470A') 상부에 형성된 제 3 도전막(380)을 함께 제거한다. 이때, 제 3 감광막패턴(470A')이 남아있지 않은 슬릿영역(A2)에는 제 3 도전막(380)이 제거되지 않고 남아 소오스/드레인영역(324A, 324B)과 연결되는 소오스/드레인전극(322, 323)과 상기 단선된 데이터라인(317)의 양끝단을 연결하는 단선부 연결전극(380B) 및 상기 드레인전극(323)에 연결되는 화소전극(380A)을 형성하게 된다.
이때, 상기 소오스전극(322)의 일부는 제 2 콘택홀과 제 3 콘택홀 내부에 형성된 제 3 도전막(380)을 통해 단선된 데이터라인(317)의 양끝단을 연결하는 단선부 연결전극(380B)을 구성하게 된다.
한편, 상기 화소전극(380A)의 일부는 화소영역에서 그 하부에 형성된 제 1 스토리지전극(330B)과 중첩하여 제 1 절연막(315A)을 사이에 두고 스토리지 커패시터를 형성하게 된다.
이와 같이 본 실시예에서는 액티브패턴을 형성할 때 회절노광을 이용하여 금속물질로 커패시터용 제 1 스토리지전극을 형성함으로써 추가적인 마스크공정 없이 충분한 커패시터 용량을 확보할 수 있게 된다.
특히, 상기 제 1 스토리지전극과 스토리지라인은 저저항 금속물질로 형성되어 도트 인버젼뿐만 아니라 낮은 저항이 요구되는 라인 인버젼 구동방식에서도 적용될 수 있다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
상술한 바와 같이, 본 발명에 따른 액정표시소자 및 그 제조방법은 게이트전극과 게이트라인 및 데이터라인을 동시에 패터닝하고 후공정의 소오스/드레인전극을 형성하는 과정에서 상기 단선된 게이트라인 또는 데이터라인을 연결하는 단선부 연결전극을 동시에 형성함으로써 박막 트랜지스터 제작에 사용되는 마스크수를 줄여 제조공정 및 비용을 절감시키는 효과를 제공한다.
또한, 본 발명은 회절노광을 이용하여 액티브패턴과 스토리지배선을 동시에 형성함으로써 추가적인 마스크공정 없이 안정적인 스토리지 용량을 확보할 수 있게 된다.

Claims (31)

  1. 기판을 제공하는 단계;
    제 1 마스크공정을 통해 상기 기판 위에 소오스영역과 드레인영역 및 채널영역으로 구분되는 액티브패턴을 형성하는 동시에 도전물질로 이루어진 스토리지라인을 형성하는 단계;
    상기 액티브패턴과 스토리지라인이 형성된 기판 전면에 제 1 절연막을 형성하는 단계;
    제 2 마스크공정을 통해 상기 제 1 절연막 위에 게이트전극과 게이트라인 및 상기 게이트라인과 교차하여 화소영역을 정의하는 데이터라인을 동시에 형성하되, 상기 게이트라인과 데이터라인이 교차하는 교차부에서는 상기 게이트라인 또는 데이터라인을 단선시키며 형성하는 단계;
    상기 게이트전극과 게이트라인 및 데이터라인이 형성된 기판 전면에 제 2 절연막을 형성하는 단계; 및
    제 3 마스크공정을 통해 상기 제 2 절연막 위에 투명한 도전성물질로 형성하되, 상기 소오스영역과 연결되는 소오스전극과 상기 드레인영역과 연결되는 드레인전극을 형성하고, 상기 화소영역의 스토리지라인과 중첩되어 스토리지 커패시터를 구성하는 화소전극을 형성하는 동시에 상기 단선된 게이트라인 또는 데이터라인을 연결하는 연결전극을 형성하는 단계를 포함하는 액정표시소자의 제조방법.
  2. 제 1 항에 있어서, 상기 게이트전극과 게이트라인 및 데이터라인을 형성하는 단계는
    상기 액티브패턴과 스토리지라인이 형성된 기판 위에 차례대로 제 1 도전막과 제 2 도전막을 형성하는 단계; 및
    상기 제 2 도전막과 제 1 도전막을 패터닝하여, 상기 제 1 도전막으로 이루어진 제 1 게이트전극패턴, 제 1 게이트라인패턴, 제 1 데이터라인패턴 및 제 1 화소전극을 형성하는 한편, 상기 제 1 게이트전극패턴, 제 1 게이트라인패턴, 제 1 데이터라인패턴 및 제 1 화소전극 상부에 상기 제 2 도전막으로 이루어진 제 2 게이트전극패턴, 제 2 게이트라인패턴, 제 2 데이터라인패턴 및 화소전극패턴을 각각 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시소자의 제조방법.
  3. 제 2 항에 있어서, 상기 제 1 도전막은 투명한 도전성물질로 형성하며 상기 제 2 도전막은 불투명한 도전성물질로 형성하는 것을 특징으로 하는 액정표시소자의 제조방법.
  4. 삭제
  5. 제 2 항에 있어서, 상기 소오스전극과 드레인전극과 화소전극 및 연결전극을 형성하는 단계는
    상기 제 2 절연막 위에 감광막을 형성하는 단계;
    광을 모두 투과시키는 제 1 투과영역과 광을 선택적으로 투과시키는 제 2 투과영역 및 광을 차단하는 차단영역이 마련된 마스크를 적용하여 상기 감광막에 선택적으로 광을 조사하는 단계;
    상기 광이 조사된 감광막을 현상하여, 제 1 영역에 제 1 두께를 갖는 제 1 감광막패턴을 형성하며 제 2 영역에는 제 2 두께를 갖는 제 2 감광막패턴을 형성하는 단계;
    상기 제 1 감광막패턴 및 제 2 감광막패턴을 마스크로 하여, 상기 제 2 절연막과 제 1 절연막을 선택적으로 제거하여 상기 액티브패턴의 소오스/드레인영역을 노출시키는 한 쌍의 제 1 콘택홀을 형성하며 상기 제 2 절연막과 제 2 도전막을 선택적으로 제거하여 상기 단선된 데이터라인의 양 끝단에 위치한 상기 제 1 데이터라인패턴을 노출시키는 제 2 콘택홀과 제 3 콘택홀을 형성하는 단계;
    상기 제 2 감광막패턴을 완전히 제거하는 동시에 상기 제 2 감광막패턴의 두께만큼 상기 제 1 감광막패턴을 제거하여 제 3 두께의 제 3 감광막패턴을 형성하는 단계;
    상기 제 1 콘택홀 내지 제 3 콘택홀 내부를 포함하여 기판 전면에 제 3 도전막을 형성하는 단계;
    상기 제 3 감광막패턴 상부의 제 3 도전막을 상기 제 3 감광막패턴과 함께 제거하여, 남아있는 상기 제 3 도전막으로 상기 소오스영역과 연결되는 소오스전극과 상기 드레인영역과 연결되는 드레인전극을 형성하고, 상기 화소영역의 스토리지라인과 중첩되어 스토리지 커패시터를 구성하는 화소전극을 형성하는 동시에 상기 단선된 데이터라인을 연결하는 연결전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시소자의 제조방법.
  6. 제 2 항에 있어서, 상기 소오스전극과 드레인전극과 화소전극 및 연결전극을 형성하는 단계는
    상기 제 2 절연막 위에 감광막을 형성하는 단계;
    광을 모두 투과시키는 제 1 투과영역과 광을 선택적으로 투과시키는 제 2 투과영역 및 광을 차단하는 차단영역이 마련된 마스크를 적용하여 상기 감광막에 선택적으로 광을 조사하는 단계;
    상기 광이 조사된 감광막을 현상하여, 제 1 영역에 제 1 두께를 갖는 제 1 감광막패턴을 형성하며 제 2 영역에는 제 2 두께를 갖는 제 2 감광막패턴을 형성하는 단계;
    상기 제 1 감광막패턴 및 제 2 감광막패턴을 마스크로 하여, 상기 제 2 절연막과 제 1 절연막을 선택적으로 제거하여 상기 액티브패턴의 소오스/드레인영역을 노출시키는 한 쌍의 제 1 콘택홀을 형성하고, 상기 제 2 절연막과 제 2 도전막을 선택적으로 제거하여 상기 데이터라인을 노출시키는 제 2 콘택홀을 형성하며 상기 단선된 게이트라인의 양 끝단에 위치한 상기 제 1 게이트라인패턴을 노출시키는 한 쌍의 제 3 콘택홀을 형성하는 단계;
    상기 제 2 감광막패턴을 완전히 제거하는 동시에 상기 제 2 감광막패턴의 두께만큼 상기 제 1 감광막패턴을 제거하여 제 3 두께의 제 3 감광막패턴을 형성하는 단계;
    상기 제 1 콘택홀 내지 제 3 콘택홀 내부를 포함하여 기판 전면에 제 3 도전막을 형성하는 단계;
    상기 제 3 감광막패턴 상부의 제 3 도전막을 상기 제 3 감광막패턴과 함께 제거하여, 남아있는 상기 제 3 도전막으로 상기 소오스영역과 연결되는 소오스전극과 상기 드레인영역과 연결되는 드레인전극을 형성하고, 상기 화소영역의 스토리지라인과 중첩되어 스토리지 커패시터를 구성하는 화소전극을 형성하는 동시에 상기 단선된 게이트라인을 연결하는 연결전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시소자의 제조방법.
  7. 제 5 항 또는 제 6 항에 있어서, 감광막패턴이 남아있는 상기 제 3 감광막패턴과 상기 제 3 감광막패턴 상부의 제 3 도전막은 리프트 오프공정을 이용하여 함께 제거하는 것을 특징으로 하는 액정표시소자의 제조방법.
  8. 제 5 항 또는 제 6 항에 있어서, 상기 회절마스크는 광을 선택적으로 투과시키는 제 2 투과영역에 회절패턴이 형성되어 상기 제 2 영역 위에 상기 제 1 두께보다 얇은 제 2 두께의 제 2 감광막패턴을 형성하는 것을 특징으로 하는 액정표시소자의 제조방법.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 제 1 항에 있어서, 상기 액티브패턴과 스토리지라인을 형성하는 단계는
    상기 기판 전면에 실리콘층을 형성하는 단계;
    상기 실리콘층 위에 제 1 도전막을 형성하는 단계;
    회절마스크를 적용하여 제 1 영역에 제 1 두께를 갖는 제 1 감광막패턴을 형성하며 제 2 영역에는 제 2 두께를 갖는 제 2 감광막패턴을 형성하는 단계;
    상기 제 1 감광막패턴과 제 2 감광막패턴을 마스크로 하여 상기 제 1 도전막과 실리콘층을 선택적으로 제거하여, 제 1 영역에 상기 제 1 도전막으로 이루어진 스토리지라인을 형성하며 제 2 영역에 상기 실리콘층으로 이루어진 액티브패턴을 형성하는 단계;
    상기 제 2 감광막패턴을 완전히 제거하는 동시에 상기 제 2 감광막패턴의 두께만큼 상기 제 1 감광막패턴을 제거하여 제 3 두께의 제 3 감광막패턴을 형성하는 단계; 및
    상기 제 3 감광막패턴을 마스크로 하여 상기 액티브패턴 상부에 남아있는 제 1 도전막을 제거하는 단계를 포함하는 것을 특징으로 하는 액정표시소자의 제조방법.
  13. 제 12 항에 있어서, 상기 제 1 감광막패턴 및 제 2 감광막패턴을 형성하는 단계는
    상기 제 1 도전막 위에 감광막을 도포하는 단계;
    광을 모두 투과시키는 제 1 투과영역과 광을 선택적으로 투과시키는 제 2 투과영역 및 광을 차단하는 차단영역이 마련된 회절마스크를 통해 상기 감광막에 빛을 조사하는 단계; 및
    상기 마스크를 통해 빛이 조사된 감광막을 현상하여 상기 제 1 도전막 위에 감광막패턴을 형성하되, 제 1 영역에 제 1 두께를 갖는 제 1 감광막패턴을 형성하며 제 2 영역에는 제 2 두께를 갖는 제 2 감광막패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시소자의 제조방법.
  14. 제 13 항에 있어서, 상기 회절마스크는 광을 선택적으로 투과시키는 제 2 투광영역에 회절패턴이 형성되어 상기 제 2 영역 위에 상기 제 1 두께보다 얇은 제 2 두께의 제 2 감광막패턴을 형성하는 것을 특징으로 하는 액정표시소자의 제조방법.
  15. 제 13 항에 있어서, 상기 제 2 감광막패턴을 제거하는 단계는 애슁공정으로 이루어져 상기 제 2 감광막을 완전히 제거하는 것을 특징으로 하는 액정표시소자의 제조방법.
  16. 삭제
  17. 제 12 항에 있어서, 상기 스토리지라인은 상기 화소전극 하부에 형성되어 상기 화소전극과 중첩되는 스토리지전극을 포함하는 것을 특징으로 하는 액정표시소자의 제조방법.
  18. 제 17 항에 있어서, 상기 스토리지전극은 제 1 절연막을 사이에 두고 상기 화소전극과 스토리지 커패시터를 형성하는 것을 특징으로 하는 액정표시소자의 제조방법.
  19. 제 1 항에 있어서, 게이트전극을 형성한 후에 상기 게이트전극을 마스크로 상기 액티브패턴에 불순물 이온을 주입하여 소오스영역과 드레인영역을 형성하는 것을 특징으로 하는 액정표시소자의 제조방법.
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