JP2002124677A - 液晶表示用基板及びその製造方法 - Google Patents
液晶表示用基板及びその製造方法Info
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- JP2002124677A JP2002124677A JP2000312812A JP2000312812A JP2002124677A JP 2002124677 A JP2002124677 A JP 2002124677A JP 2000312812 A JP2000312812 A JP 2000312812A JP 2000312812 A JP2000312812 A JP 2000312812A JP 2002124677 A JP2002124677 A JP 2002124677A
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Abstract
(57)【要約】
【課題】同一基板上にＴＦＴと蓄積容量とが形成される
液晶表示装置において、蓄積容量形成のためのイオン注
入工程を別途追加することなく、かつ、ソース領域での
キャリアの注入による信頼性の低下を防止することがで
きる非対称ＬＤＤ構造のＴＦＴを有する液晶表示装置及
びその製造方法の提供。 【解決手段】ガラス基板１上に設けられた薄膜トランジ
スタ領域と蓄積容量領域とに、低温ポリシリコンからな
る半導体層２を配設し、その上に犠牲層７を堆積した
後、薄膜トランジスタ領域のゲート電極形成部に、該ゲ
ート電極のソース／ドレイン両端側に所定のマージンを
見込んだレジストパターン８を形成し、これをマスクと
して、薄膜トランジスタ領域と蓄積容量領域とに同時に
高濃度のイオン注入を行った後、ゲート絶縁膜５、ゲー
ト電極６を形成し、ゲート電極６をマスクとして、薄膜
トランジスタ領域に高い加速電圧で自己整合的に低濃度
のイオン注入を行うことにより、蓄積容量領域へのイオ
ン注入工程を別途追加することなく非対称ＬＤＤ構造を
有するＴＦＴを形成する。
液晶表示装置において、蓄積容量形成のためのイオン注
入工程を別途追加することなく、かつ、ソース領域での
キャリアの注入による信頼性の低下を防止することがで
きる非対称ＬＤＤ構造のＴＦＴを有する液晶表示装置及
びその製造方法の提供。 【解決手段】ガラス基板１上に設けられた薄膜トランジ
スタ領域と蓄積容量領域とに、低温ポリシリコンからな
る半導体層２を配設し、その上に犠牲層７を堆積した
後、薄膜トランジスタ領域のゲート電極形成部に、該ゲ
ート電極のソース／ドレイン両端側に所定のマージンを
見込んだレジストパターン８を形成し、これをマスクと
して、薄膜トランジスタ領域と蓄積容量領域とに同時に
高濃度のイオン注入を行った後、ゲート絶縁膜５、ゲー
ト電極６を形成し、ゲート電極６をマスクとして、薄膜
トランジスタ領域に高い加速電圧で自己整合的に低濃度
のイオン注入を行うことにより、蓄積容量領域へのイオ
ン注入工程を別途追加することなく非対称ＬＤＤ構造を
有するＴＦＴを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示用基板及
びその製造方法に関し、特に、同一基板上に薄膜トラン
ジスタと蓄積容量とが形成されるアクティブマトリクス
型液晶表示用基板及びその製造方法に関する。
びその製造方法に関し、特に、同一基板上に薄膜トラン
ジスタと蓄積容量とが形成されるアクティブマトリクス
型液晶表示用基板及びその製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置の微細化に伴いＭＯＳ
トランジスタのゲート長が短くなり、ホットキャリアの
注入やショートチャネル効果によりトランジスタの信頼
性が低下するという問題が生じている。そこで、ドレイ
ン近傍の高電界領域におけるデバイスの信頼性の低下を
防止するために、不純物濃度に勾配を設けたＬＤＤ(Lig
htly Doped Drain)構造が広く用いられている。このＬ
ＤＤ構造は、ゲートとソース／ドレイン間の基板表面に
不純物濃度の低いオフセットゲート層を形成することに
よって、パンチスルー電圧やホットキャリア耐圧を高め
るものである。
トランジスタのゲート長が短くなり、ホットキャリアの
注入やショートチャネル効果によりトランジスタの信頼
性が低下するという問題が生じている。そこで、ドレイ
ン近傍の高電界領域におけるデバイスの信頼性の低下を
防止するために、不純物濃度に勾配を設けたＬＤＤ(Lig
htly Doped Drain)構造が広く用いられている。このＬ
ＤＤ構造は、ゲートとソース／ドレイン間の基板表面に
不純物濃度の低いオフセットゲート層を形成することに
よって、パンチスルー電圧やホットキャリア耐圧を高め
るものである。
【０００３】ここで、Ｓｉ基板上に形成される一般的な
ＬＤＤ構造のＭＯＳＦＥＴの製造方法について図６を参
照して説明する。まず、図６（ａ）に示すように、Ｓｉ
基板１３上にＬＯＣＯＳ法により分離酸化膜１４を形成
し、この分離酸化膜１４で挟まれたフィールド領域に、
熱酸化法によりシリコン酸化膜からなるゲート絶縁膜５
を形成した後、減圧ＣＶＤ法等を用いてポリシリコンを
成長させ、フォトリソグラフィー技術及びドライエッチ
ング技術を用いてゲート電極６を形成する。その後、ゲ
ート電極６をマスクとしてイオン注入法により基板全面
に低濃度のイオンを注入し、所定の条件でアニールを行
い、低濃度注入領域３ａ、３ｂを形成する。
ＬＤＤ構造のＭＯＳＦＥＴの製造方法について図６を参
照して説明する。まず、図６（ａ）に示すように、Ｓｉ
基板１３上にＬＯＣＯＳ法により分離酸化膜１４を形成
し、この分離酸化膜１４で挟まれたフィールド領域に、
熱酸化法によりシリコン酸化膜からなるゲート絶縁膜５
を形成した後、減圧ＣＶＤ法等を用いてポリシリコンを
成長させ、フォトリソグラフィー技術及びドライエッチ
ング技術を用いてゲート電極６を形成する。その後、ゲ
ート電極６をマスクとしてイオン注入法により基板全面
に低濃度のイオンを注入し、所定の条件でアニールを行
い、低濃度注入領域３ａ、３ｂを形成する。
【０００４】次に、図６（ｂ）に示すように、減圧ＣＶ
Ｄ法等により基板全面にシリコン酸化膜等を堆積し、異
方性ドライエッチングによりシリコン酸化膜をエッチバ
ックして、ゲート電極６の側壁にサイドウォール酸化膜
１５を形成する。そして、図６（ｃ）に示すように、ゲ
ート電極６及びサイドウォール酸化膜１５をマスクとし
て高濃度のイオン注入を行い、高濃度注入領域４ａ、４
ｂを形成する。すると、サイドウォール酸化膜１５直下
ではオフセットゲート層となる低濃度注入領域３ａ、３
ｂが、その外側には高濃度注入領域４ａ、４ｂが自己整
合的に形成される。
Ｄ法等により基板全面にシリコン酸化膜等を堆積し、異
方性ドライエッチングによりシリコン酸化膜をエッチバ
ックして、ゲート電極６の側壁にサイドウォール酸化膜
１５を形成する。そして、図６（ｃ）に示すように、ゲ
ート電極６及びサイドウォール酸化膜１５をマスクとし
て高濃度のイオン注入を行い、高濃度注入領域４ａ、４
ｂを形成する。すると、サイドウォール酸化膜１５直下
ではオフセットゲート層となる低濃度注入領域３ａ、３
ｂが、その外側には高濃度注入領域４ａ、４ｂが自己整
合的に形成される。
【０００５】このようなＬＤＤ構造のＭＯＳＦＥＴにお
いては、ドレイン側では低濃度注入領域３ａによってパ
ンチスルー電圧及びホットキャリア耐圧を高めることが
できるが、サイドウォール酸化膜１５直下のオフセット
層がゲート電極６に対して対称に形成されるため、ソー
ス側では低濃度注入領域３ｂによって寄生抵抗が高くな
り、トランジスタのＯＮ抵抗が上昇してしまう。
いては、ドレイン側では低濃度注入領域３ａによってパ
ンチスルー電圧及びホットキャリア耐圧を高めることが
できるが、サイドウォール酸化膜１５直下のオフセット
層がゲート電極６に対して対称に形成されるため、ソー
ス側では低濃度注入領域３ｂによって寄生抵抗が高くな
り、トランジスタのＯＮ抵抗が上昇してしまう。
【０００６】そこで、この問題を解決するために、特開
平１０−７０１９６号公報、特開平１０−１２８８１号
公報等に、低濃度注入領域３ａ、３ｂをゲート電極６に
対して非対称に形成する方法が記載されている。この非
対称型ＬＤＤ構造のＭＯＳＦＥＴをＳｉ基板上に形成す
る方法について説明すると、まず、前記した対称型ＬＤ
Ｄ構造の場合と同様に、Ｓｉ基板１３上にゲート絶縁膜
５としてシリコン酸化膜を形成した後、減圧ＣＶＤ法等
を用いてポリシリコンを堆積し、所定の形状にエッチン
グしてゲート電極６を形成する。そして、このゲート電
極６をマスクとしてイオン注入法により基板全面に低濃
度のイオンを注入し、所定の条件でアニールを行って低
濃度注入領域３ａ、３ｂを形成する。
平１０−７０１９６号公報、特開平１０−１２８８１号
公報等に、低濃度注入領域３ａ、３ｂをゲート電極６に
対して非対称に形成する方法が記載されている。この非
対称型ＬＤＤ構造のＭＯＳＦＥＴをＳｉ基板上に形成す
る方法について説明すると、まず、前記した対称型ＬＤ
Ｄ構造の場合と同様に、Ｓｉ基板１３上にゲート絶縁膜
５としてシリコン酸化膜を形成した後、減圧ＣＶＤ法等
を用いてポリシリコンを堆積し、所定の形状にエッチン
グしてゲート電極６を形成する。そして、このゲート電
極６をマスクとしてイオン注入法により基板全面に低濃
度のイオンを注入し、所定の条件でアニールを行って低
濃度注入領域３ａ、３ｂを形成する。
【０００７】次に、減圧ＣＶＤ法等により基板全面にシ
リコン酸化膜等を堆積し、異方性ドライエッチングによ
りシリコン酸化膜をエッチバックするが、その際、プラ
ズマエッチングのイオンの打ち込み角度を垂直から所定
の角度だけ傾けてドライエッチングを行うことにより、
ゲート電極６側壁に左右非対称の厚みを持ったサイドウ
ォール酸化膜１５ａ、１５ｂを形成する。そして、ゲー
ト電極６及びサイドウォール酸化膜１５ａ、１５ｂをマ
スクとして高濃度のイオン注入を行い、高濃度注入領域
４ａ、４ｂを形成することにより、図７に示すように、
ソース側（図の左側）の低濃度注入領域３ｂがドレイン
側の低濃度注入領域３ａよりも短い、非対称のＬＤＤ構
造が形成される。
リコン酸化膜等を堆積し、異方性ドライエッチングによ
りシリコン酸化膜をエッチバックするが、その際、プラ
ズマエッチングのイオンの打ち込み角度を垂直から所定
の角度だけ傾けてドライエッチングを行うことにより、
ゲート電極６側壁に左右非対称の厚みを持ったサイドウ
ォール酸化膜１５ａ、１５ｂを形成する。そして、ゲー
ト電極６及びサイドウォール酸化膜１５ａ、１５ｂをマ
スクとして高濃度のイオン注入を行い、高濃度注入領域
４ａ、４ｂを形成することにより、図７に示すように、
ソース側（図の左側）の低濃度注入領域３ｂがドレイン
側の低濃度注入領域３ａよりも短い、非対称のＬＤＤ構
造が形成される。
【０００８】
【発明が解決しようとする課題】上述した方法で形成し
た左右非対称のＬＤＤ構造によって、ホットキャリアの
注入を抑制し、かつ、ソース領域でのトランジスタのＯ
Ｎ抵抗を減少させることができるが、上記手法はＳｉ基
板１３上に形成されるＭＯＳトランジスタにおいて有効
な製造方法であり、液晶表示装置のアクティブマトリク
ス基板に形成される薄膜トランジスタ（ＴＦＴ：Thin F
ilm Transistor）にそのまま適用することは困難であ
る。その理由は、液晶表示用基板にはガラス基板等が用
いられるため、シリコン酸化膜からなるサイドウォール
酸化膜１５をエッチングする際にガラス基板もエッチン
グされてしまい、また、ガラス基板の耐熱温度を考慮す
ると、製造工程中の温度は５５０℃以下に抑えければな
らず、半導体層形成プロセスに制約が生じる等の問題が
あるからである。
た左右非対称のＬＤＤ構造によって、ホットキャリアの
注入を抑制し、かつ、ソース領域でのトランジスタのＯ
Ｎ抵抗を減少させることができるが、上記手法はＳｉ基
板１３上に形成されるＭＯＳトランジスタにおいて有効
な製造方法であり、液晶表示装置のアクティブマトリク
ス基板に形成される薄膜トランジスタ（ＴＦＴ：Thin F
ilm Transistor）にそのまま適用することは困難であ
る。その理由は、液晶表示用基板にはガラス基板等が用
いられるため、シリコン酸化膜からなるサイドウォール
酸化膜１５をエッチングする際にガラス基板もエッチン
グされてしまい、また、ガラス基板の耐熱温度を考慮す
ると、製造工程中の温度は５５０℃以下に抑えければな
らず、半導体層形成プロセスに制約が生じる等の問題が
あるからである。
【０００９】そこで、例えば、特開平２−８１４３９号
公報には、ガラス基板上にゲート絶縁膜を介して形成す
るゲート電極にシリサイド膜を形成し、このシリサイド
膜をマスクとしてイオン注入を行う方法が記載されてい
る。この方法について図８を参照して説明すると、ま
ず、図８（ａ）に示すように、ガラス基板１上に減圧Ｃ
ＶＤ法等により半導体層２を堆積し、ドライエッチング
により所定の形状に加工した後、ゲート絶縁膜５を形成
し、その上にポリシリコン等からなるゲート電極６を形
成する。その後、このゲート電極６をマスクとして半導
体層２に低濃度のイオンを注入し、低濃度注入領域３を
形成する。
公報には、ガラス基板上にゲート絶縁膜を介して形成す
るゲート電極にシリサイド膜を形成し、このシリサイド
膜をマスクとしてイオン注入を行う方法が記載されてい
る。この方法について図８を参照して説明すると、ま
ず、図８（ａ）に示すように、ガラス基板１上に減圧Ｃ
ＶＤ法等により半導体層２を堆積し、ドライエッチング
により所定の形状に加工した後、ゲート絶縁膜５を形成
し、その上にポリシリコン等からなるゲート電極６を形
成する。その後、このゲート電極６をマスクとして半導
体層２に低濃度のイオンを注入し、低濃度注入領域３を
形成する。
【００１０】次に、図８（ｂ）に示すように、ゲート電
極６表面にＴｉ等の金属をスパッタ法等により成膜した
後、金属膜をシリサイド化することによりシリサイド膜
１６からなるサイドウォールを形成する。その後、図８
（ｃ）に示すように、ゲート電極６及びシリサイド膜１
６をマスクとして半導体層２に高濃度のイオン注入を行
い、高濃度注入領域４を形成する。
極６表面にＴｉ等の金属をスパッタ法等により成膜した
後、金属膜をシリサイド化することによりシリサイド膜
１６からなるサイドウォールを形成する。その後、図８
（ｃ）に示すように、ゲート電極６及びシリサイド膜１
６をマスクとして半導体層２に高濃度のイオン注入を行
い、高濃度注入領域４を形成する。
【００１１】しかしながら、この方法では、ゲート電極
６側壁に成長したシリサイド膜１６によってオフセット
領域の幅が決定されることになるが、ゲート電極６側壁
に成膜する金属膜の膜厚を正確に制御することは困難で
あり、また、シリサイド膜１６がゲート電極６の左右両
側に対称に形成されるため、非対称のＬＤＤ構造を形成
することができない。また、金属膜を堆積した後、シリ
サイド化してサイドウォールを形成する方法に代えて、
シリサイド膜１６を堆積した後、異方性エッチングによ
りサイドウォールを形成する方法を用いた場合には、異
方性エッチングの工程が追加されるために製造工程が複
雑になってしまう。
６側壁に成長したシリサイド膜１６によってオフセット
領域の幅が決定されることになるが、ゲート電極６側壁
に成膜する金属膜の膜厚を正確に制御することは困難で
あり、また、シリサイド膜１６がゲート電極６の左右両
側に対称に形成されるため、非対称のＬＤＤ構造を形成
することができない。また、金属膜を堆積した後、シリ
サイド化してサイドウォールを形成する方法に代えて、
シリサイド膜１６を堆積した後、異方性エッチングによ
りサイドウォールを形成する方法を用いた場合には、異
方性エッチングの工程が追加されるために製造工程が複
雑になってしまう。
【００１２】更に、アクティブマトリクス基板上にＴＦ
Ｔと共に蓄積容量部を形成する場合には、この蓄積容量
部にも高濃度のイオン注入を行わなければならないが、
上述した方法では、蓄積容量部への高濃度イオン注入工
程を別途追加する必要があり、工程の増加を招いてしま
う。
Ｔと共に蓄積容量部を形成する場合には、この蓄積容量
部にも高濃度のイオン注入を行わなければならないが、
上述した方法では、蓄積容量部への高濃度イオン注入工
程を別途追加する必要があり、工程の増加を招いてしま
う。
【００１３】本発明は、上記問題点に鑑みてなされたも
のであって、その主たる目的は、同一基板上にＴＦＴと
蓄積容量とが形成される液晶表示用基板において、蓄積
容量形成のためのイオン注入工程を別途追加することな
く、かつ、ソース領域でのキャリアの注入による信頼性
の低下を防止することができる非対称ＬＤＤ構造のＴＦ
Ｔを有する液晶表示用基板及びその製造方法を提供する
ことにある。
のであって、その主たる目的は、同一基板上にＴＦＴと
蓄積容量とが形成される液晶表示用基板において、蓄積
容量形成のためのイオン注入工程を別途追加することな
く、かつ、ソース領域でのキャリアの注入による信頼性
の低下を防止することができる非対称ＬＤＤ構造のＴＦ
Ｔを有する液晶表示用基板及びその製造方法を提供する
ことにある。
【００１４】
【問題を解決するための手段】上記目的を達成するた
め、本発明は、絶縁基板上に設けられた薄膜トランジス
タ領域及び蓄積容量領域に半導体層を備え、前記薄膜ト
ランジスタ領域の前記半導体層には低濃度注入領域と高
濃度注入領域とからなるＬＤＤ構造が形成され、前記蓄
積容量領域の前記半導体層には高濃度注入領域が形成さ
れる液晶表示用基板の製造方法において、前記半導体層
配設後、犠牲層を介して、ゲート電極形成領域のソース
／ドレイン両電極方向に所定のマージンを見込んで形成
したレジストパターンをマスクとして、前記薄膜トラン
ジスタ領域と前記蓄積容量領域とに同時に高濃度のイオ
ン注入を行い、その後、ゲート絶縁膜を介して形成した
ゲート電極をマスクとして、前記高濃度のイオン注入よ
りも高い注入エネルギーで、前記薄膜トランジスタ領域
に自己整合的に低濃度のイオン注入を行うものである。
め、本発明は、絶縁基板上に設けられた薄膜トランジス
タ領域及び蓄積容量領域に半導体層を備え、前記薄膜ト
ランジスタ領域の前記半導体層には低濃度注入領域と高
濃度注入領域とからなるＬＤＤ構造が形成され、前記蓄
積容量領域の前記半導体層には高濃度注入領域が形成さ
れる液晶表示用基板の製造方法において、前記半導体層
配設後、犠牲層を介して、ゲート電極形成領域のソース
／ドレイン両電極方向に所定のマージンを見込んで形成
したレジストパターンをマスクとして、前記薄膜トラン
ジスタ領域と前記蓄積容量領域とに同時に高濃度のイオ
ン注入を行い、その後、ゲート絶縁膜を介して形成した
ゲート電極をマスクとして、前記高濃度のイオン注入よ
りも高い注入エネルギーで、前記薄膜トランジスタ領域
に自己整合的に低濃度のイオン注入を行うものである。
【００１５】また、本発明は、（ａ）絶縁基板上の薄膜
トランジスタ領域及び蓄積容量領域に、各々低温ポリシ
リコンからなる半導体層を配設する工程と、（ｂ）前記
半導体層上に所定の膜厚の犠牲層を堆積する工程と、
（ｃ）前記薄膜トランジスタ領域のゲート電極を形成す
る領域とソース／ドレイン両電極を形成する領域との間
に所定のマージンを見込んだレジストパターンを形成す
る工程と、（ｄ）前記レジストパターンをマスクとし
て、前記薄膜トランジスタ領域と前記蓄積容量領域と
に、同時に高濃度のイオン注入を行い、前記半導体層に
浅く高濃度注入領域を形成する工程と、（ｅ）前記レジ
ストパターンと前記犠牲層とを除去した後、前記半導体
層上に所定の膜厚のゲート絶縁膜を堆積する工程と、
（ｆ）前記薄膜トランジスタ領域の前記ゲート絶縁膜上
にゲート電極を配設し、同時に前記蓄積容量領域の前記
ゲート絶縁膜上に対電極を配設する工程と、（ｇ）前記
ゲート電極をマスクとして、前記高濃度のイオン注入よ
りも高いエネルギーで、前記薄膜トランジスタ領域に自
己整合的に低濃度のイオン注入を行い、前記高濃度注入
領域を覆うように前記半導体層に深く低濃度注入領域を
形成する工程と、を少なくとも有するものである。
トランジスタ領域及び蓄積容量領域に、各々低温ポリシ
リコンからなる半導体層を配設する工程と、（ｂ）前記
半導体層上に所定の膜厚の犠牲層を堆積する工程と、
（ｃ）前記薄膜トランジスタ領域のゲート電極を形成す
る領域とソース／ドレイン両電極を形成する領域との間
に所定のマージンを見込んだレジストパターンを形成す
る工程と、（ｄ）前記レジストパターンをマスクとし
て、前記薄膜トランジスタ領域と前記蓄積容量領域と
に、同時に高濃度のイオン注入を行い、前記半導体層に
浅く高濃度注入領域を形成する工程と、（ｅ）前記レジ
ストパターンと前記犠牲層とを除去した後、前記半導体
層上に所定の膜厚のゲート絶縁膜を堆積する工程と、
（ｆ）前記薄膜トランジスタ領域の前記ゲート絶縁膜上
にゲート電極を配設し、同時に前記蓄積容量領域の前記
ゲート絶縁膜上に対電極を配設する工程と、（ｇ）前記
ゲート電極をマスクとして、前記高濃度のイオン注入よ
りも高いエネルギーで、前記薄膜トランジスタ領域に自
己整合的に低濃度のイオン注入を行い、前記高濃度注入
領域を覆うように前記半導体層に深く低濃度注入領域を
形成する工程と、を少なくとも有するものである。
【００１６】本発明においては、前記絶縁基板の法線方
向から見て、前記レジストパターンに見込む前記マージ
ンが、ドレイン電極方向はＬＤＤ長に、ソース電極方向
はリソグラフィーの精度誤差に略等しく設定されること
が好ましい。
向から見て、前記レジストパターンに見込む前記マージ
ンが、ドレイン電極方向はＬＤＤ長に、ソース電極方向
はリソグラフィーの精度誤差に略等しく設定されること
が好ましい。
【００１７】また、本発明においては、前記犠牲層が略
１０ｎｍの膜厚で形成され、前記高濃度イオンが、略１
０ｋｅＶ〜３０ｋｅＶの加速電圧で前記半導体層表面か
ら略３０ｎｍの深さまで注入され、また、前記半導体層
が略６０ｎｍの膜厚で形成され、前記低濃度イオンが、
略８０ｋｅＶ〜９０ｋｅＶの加速電圧で前記半導体層の
底面まで注入される構成とすることができる。
１０ｎｍの膜厚で形成され、前記高濃度イオンが、略１
０ｋｅＶ〜３０ｋｅＶの加速電圧で前記半導体層表面か
ら略３０ｎｍの深さまで注入され、また、前記半導体層
が略６０ｎｍの膜厚で形成され、前記低濃度イオンが、
略８０ｋｅＶ〜９０ｋｅＶの加速電圧で前記半導体層の
底面まで注入される構成とすることができる。
【００１７ａ】本発明の薄膜トランジスタは、絶縁基板
上に半導体層を備え、前記半導体層には低濃度注入領域
と高濃度注入領域とが形成されてＬＤＤ構造が形成され
てなる薄膜トランジスタにおいて、前記半導体層には、
ゲート電極からソース／ドレイン両電極方向に所定の距
離だけ離間して浅く前記高濃度注入領域が形成され、前
記高濃度注入領域を覆うように前記低濃度注入領域が深
く、かつ、前記ゲート電極と相重ならないように形成さ
れているものである。
上に半導体層を備え、前記半導体層には低濃度注入領域
と高濃度注入領域とが形成されてＬＤＤ構造が形成され
てなる薄膜トランジスタにおいて、前記半導体層には、
ゲート電極からソース／ドレイン両電極方向に所定の距
離だけ離間して浅く前記高濃度注入領域が形成され、前
記高濃度注入領域を覆うように前記低濃度注入領域が深
く、かつ、前記ゲート電極と相重ならないように形成さ
れているものである。
【００１８】本発明の液晶表示用基板は、絶縁基板上に
設けられた薄膜トランジスタ領域及び蓄積容量領域に半
導体層を備え、前記薄膜トランジスタ領域の前記半導体
層には低濃度注入領域と高濃度注入領域とが形成されて
ＬＤＤ構造をなし、前記蓄積容量領域の前記半導体層に
は高濃度注入領域が形成されてなる液晶表示用基板にお
いて、前記薄膜トランジスタ領域の前記半導体層には、
ゲート電極からソース／ドレイン両電極方向に所定の距
離だけ離間して浅く前記高濃度注入領域が形成され、前
記高濃度注入領域を覆うように前記低濃度注入領域が深
く形成され、前記蓄積容量領域には、前記薄膜トランジ
スタの前記高濃度注入領域とイオン注入濃度及び注入深
さが略等しい高濃度注入領域が形成されているものであ
る。
設けられた薄膜トランジスタ領域及び蓄積容量領域に半
導体層を備え、前記薄膜トランジスタ領域の前記半導体
層には低濃度注入領域と高濃度注入領域とが形成されて
ＬＤＤ構造をなし、前記蓄積容量領域の前記半導体層に
は高濃度注入領域が形成されてなる液晶表示用基板にお
いて、前記薄膜トランジスタ領域の前記半導体層には、
ゲート電極からソース／ドレイン両電極方向に所定の距
離だけ離間して浅く前記高濃度注入領域が形成され、前
記高濃度注入領域を覆うように前記低濃度注入領域が深
く形成され、前記蓄積容量領域には、前記薄膜トランジ
スタの前記高濃度注入領域とイオン注入濃度及び注入深
さが略等しい高濃度注入領域が形成されているものであ
る。
【００１９】また、本発明の液晶表示用基板は、絶縁基
板上に設けられた薄膜トランジスタ領域及び蓄積容量領
域に、低温ポリシリコンからなる半導体層を有し、前記
薄膜トランジスタ領域及び前記蓄積容量領域の前記半導
体層には、犠牲層を介してゲート電極形成領域のソース
／ドレイン両電極方向に所定のマージンを見込んで形成
されたレジストパターンをマスクとして、イオン注入濃
度及び注入深さが略等しい条件でイオン注入された高濃
度注入領域が各々浅く形成され、更に、前記薄膜トラン
ジスタ領域の前記半導体層には、ゲート絶縁膜を介して
形成されたゲート電極をマスクとして、前記高濃度のイ
オン注入よりも高いエネルギーで自己整合的にイオン注
入された低濃度注入領域が深く形成されているものであ
る。
板上に設けられた薄膜トランジスタ領域及び蓄積容量領
域に、低温ポリシリコンからなる半導体層を有し、前記
薄膜トランジスタ領域及び前記蓄積容量領域の前記半導
体層には、犠牲層を介してゲート電極形成領域のソース
／ドレイン両電極方向に所定のマージンを見込んで形成
されたレジストパターンをマスクとして、イオン注入濃
度及び注入深さが略等しい条件でイオン注入された高濃
度注入領域が各々浅く形成され、更に、前記薄膜トラン
ジスタ領域の前記半導体層には、ゲート絶縁膜を介して
形成されたゲート電極をマスクとして、前記高濃度のイ
オン注入よりも高いエネルギーで自己整合的にイオン注
入された低濃度注入領域が深く形成されているものであ
る。
【００２０】本発明においては、前記絶縁基板の法線方
向から見て、前記高濃度注入領域が、ドレイン側ではＬ
ＤＤ長にリソグラフィーの精度誤差だけ前記ゲート電極
から離間して形成され、ソース側では前記ゲート電極と
相重ならず、かつ、前記ゲート電極との距離がリソグラ
フィーの精度誤差の２倍以下であることが好ましい。
向から見て、前記高濃度注入領域が、ドレイン側ではＬ
ＤＤ長にリソグラフィーの精度誤差だけ前記ゲート電極
から離間して形成され、ソース側では前記ゲート電極と
相重ならず、かつ、前記ゲート電極との距離がリソグラ
フィーの精度誤差の２倍以下であることが好ましい。
【００２１】また、本発明においては、前記高濃度注入
領域が、前記半導体層表面から略３０ｎｍの深さまで形
成され、前記低濃度注入領域が、前記高濃度注入領域を
覆い、前記半導体層底面まで到達している構成とするこ
とができる。
領域が、前記半導体層表面から略３０ｎｍの深さまで形
成され、前記低濃度注入領域が、前記高濃度注入領域を
覆い、前記半導体層底面まで到達している構成とするこ
とができる。
【００２２】このように、本発明は上記構成により、薄
膜トランジスタの高濃度注入と蓄積容量の高濃度注入と
を同時に行うために、製造工程を増加させることなくＴ
ＦＴのＬＤＤ形成と蓄積容量の形成を行うことができ、
リソグラフィーの精度誤差を見込んで最小限の長さの低
濃度注入領域を設け、低濃度イオン注入は高濃度イオン
注入よりも高いエネルギーで行っているために、トラン
ジスタのＯＮ時抵抗の増大を最小限に抑え、トランジス
タの特性ばらつきを抑制することができる。
膜トランジスタの高濃度注入と蓄積容量の高濃度注入と
を同時に行うために、製造工程を増加させることなくＴ
ＦＴのＬＤＤ形成と蓄積容量の形成を行うことができ、
リソグラフィーの精度誤差を見込んで最小限の長さの低
濃度注入領域を設け、低濃度イオン注入は高濃度イオン
注入よりも高いエネルギーで行っているために、トラン
ジスタのＯＮ時抵抗の増大を最小限に抑え、トランジス
タの特性ばらつきを抑制することができる。
【００２３】
【発明の実施の形態】本発明に係る液晶表示用基板の製
造方法は、その好ましい一実施の形態において、ガラス
基板１上に設けられた薄膜トランジスタ領域と蓄積容量
領域とに、低温ポリシリコンからなる半導体層２を配設
し、その上に犠牲層７を堆積した後、薄膜トランジスタ
領域のゲート電極形成部に、該ゲート電極のソース／ド
レイン両端側に所定のマージンを見込んだレジストパタ
ーン８を形成し、これをマスクとして、薄膜トランジス
タ領域と蓄積容量領域とに同時に高濃度のイオン注入を
行った後、ゲート絶縁膜５、ゲート電極６を形成し、ゲ
ート電極６をマスクとして、薄膜トランジスタ領域に高
い加速電圧で自己整合的に低濃度のイオン注入を行うこ
とにより、蓄積容量領域へのイオン注入工程を別途追加
することなく非対称ＬＤＤ構造を有するＴＦＴを形成す
る。
造方法は、その好ましい一実施の形態において、ガラス
基板１上に設けられた薄膜トランジスタ領域と蓄積容量
領域とに、低温ポリシリコンからなる半導体層２を配設
し、その上に犠牲層７を堆積した後、薄膜トランジスタ
領域のゲート電極形成部に、該ゲート電極のソース／ド
レイン両端側に所定のマージンを見込んだレジストパタ
ーン８を形成し、これをマスクとして、薄膜トランジス
タ領域と蓄積容量領域とに同時に高濃度のイオン注入を
行った後、ゲート絶縁膜５、ゲート電極６を形成し、ゲ
ート電極６をマスクとして、薄膜トランジスタ領域に高
い加速電圧で自己整合的に低濃度のイオン注入を行うこ
とにより、蓄積容量領域へのイオン注入工程を別途追加
することなく非対称ＬＤＤ構造を有するＴＦＴを形成す
る。
【００２４】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について、図１乃至
図５を参照して説明する。図１は、本発明の一実施例に
係る液晶表示装置のアクティブマトリクス基板における
ＴＦＴと同一基板上に形成される蓄積容量部の構造を示
す断面図である。また、図２及び図３は、ＴＦＴ及び蓄
積容量部のレイアウトを示す平面図であり、図２は画素
部の全体図、図３（ａ）は画素部ＴＦＴの部分拡大図、
図３（ｂ）は画素部周囲に形成される回路部ＴＦＴの部
分拡大図である。また、図４は、アクティブマトリクス
基板の製造方法を模式的に示す工程断面図であり、図５
は、ソース／ドレイン領域における不純物濃度の分布を
示す図である。なお、以下の説明では、図３（ａ）に示
す画素部ＴＦＴについて述べるが、図３（ｂ）に示すよ
うな、蓄積容量部１１が接続されない回路部ＴＦＴも同
様の手法を用いて形成することができる。
詳細に説明すべく、本発明の実施例について、図１乃至
図５を参照して説明する。図１は、本発明の一実施例に
係る液晶表示装置のアクティブマトリクス基板における
ＴＦＴと同一基板上に形成される蓄積容量部の構造を示
す断面図である。また、図２及び図３は、ＴＦＴ及び蓄
積容量部のレイアウトを示す平面図であり、図２は画素
部の全体図、図３（ａ）は画素部ＴＦＴの部分拡大図、
図３（ｂ）は画素部周囲に形成される回路部ＴＦＴの部
分拡大図である。また、図４は、アクティブマトリクス
基板の製造方法を模式的に示す工程断面図であり、図５
は、ソース／ドレイン領域における不純物濃度の分布を
示す図である。なお、以下の説明では、図３（ａ）に示
す画素部ＴＦＴについて述べるが、図３（ｂ）に示すよ
うな、蓄積容量部１１が接続されない回路部ＴＦＴも同
様の手法を用いて形成することができる。
【００２５】まず、図１乃至図３を参照して、本実施例
の液晶表示装置のアクティブマトリクス基板におけるＴ
ＦＴ及び蓄積容量部の構造について説明すると、本実施
例のアクティブマトリクス基板は、ゲート線９とドレイ
ン線とが互いに直交するように形成され、その交差部に
ＴＦＴが配設され、ゲート線９とドレイン線とで囲まれ
る各々の画素には、単位ＴＦＴのソース／ドレイン部１
０に接続される蓄積容量部１１が形成されている。
の液晶表示装置のアクティブマトリクス基板におけるＴ
ＦＴ及び蓄積容量部の構造について説明すると、本実施
例のアクティブマトリクス基板は、ゲート線９とドレイ
ン線とが互いに直交するように形成され、その交差部に
ＴＦＴが配設され、ゲート線９とドレイン線とで囲まれ
る各々の画素には、単位ＴＦＴのソース／ドレイン部１
０に接続される蓄積容量部１１が形成されている。
【００２６】そして、ガラス基板１上の薄膜トランジス
タ領域と蓄積容量領域には低温ポリシリコンからなる半
導体層２が形成され、その上に半導体層２を覆うように
シリコン酸化膜等からなるゲート絶縁膜５が堆積され、
更に、薄膜トランジスタ領域には、微結晶シリコン６ａ
とタングステンシリサイド６ｂの積層構造からなるゲー
ト電極６が、蓄積容量領域には同構造の対電極６ｃが形
成されている。ここで、低温ポリシリコンとは、ａ−Ｓ
ｉを前駆体とし、レーザーアニール、炉アニール等によ
って結晶化エネルギーを与え、Ｓｉの結晶化を行ったも
ので、最終的な結晶構造が多結晶となるものであり、こ
の低温ポリシリコンを用いることにより、プロセス全工
程を通して基板としてガラスを使用できる温度範囲（５
５０℃以下）におさめることができる。
タ領域と蓄積容量領域には低温ポリシリコンからなる半
導体層２が形成され、その上に半導体層２を覆うように
シリコン酸化膜等からなるゲート絶縁膜５が堆積され、
更に、薄膜トランジスタ領域には、微結晶シリコン６ａ
とタングステンシリサイド６ｂの積層構造からなるゲー
ト電極６が、蓄積容量領域には同構造の対電極６ｃが形
成されている。ここで、低温ポリシリコンとは、ａ−Ｓ
ｉを前駆体とし、レーザーアニール、炉アニール等によ
って結晶化エネルギーを与え、Ｓｉの結晶化を行ったも
ので、最終的な結晶構造が多結晶となるものであり、こ
の低温ポリシリコンを用いることにより、プロセス全工
程を通して基板としてガラスを使用できる温度範囲（５
５０℃以下）におさめることができる。
【００２７】また、ＴＦＴのソース／ドレイン部１０に
は、蓄積容量部１１と同時に、浅く不純物が注入されて
高濃度注入領域４ａ、４ｂが設けられ、ゲート電極６を
中心にドレイン電極側（図の右側）にＬＤＤを形成する
低濃度注入領域３ａが、ソース電極側（図の左側）には
ＬＤＤ長よりも距離の短い低濃度注入領域３ｂが形成さ
れている。この低濃度注入領域３ａ、３ｂは、深さ方向
で濃度分布が少なく、かつ、高濃度注入領域４ａ、４ｂ
を覆うように深く形成されている。
は、蓄積容量部１１と同時に、浅く不純物が注入されて
高濃度注入領域４ａ、４ｂが設けられ、ゲート電極６を
中心にドレイン電極側（図の右側）にＬＤＤを形成する
低濃度注入領域３ａが、ソース電極側（図の左側）には
ＬＤＤ長よりも距離の短い低濃度注入領域３ｂが形成さ
れている。この低濃度注入領域３ａ、３ｂは、深さ方向
で濃度分布が少なく、かつ、高濃度注入領域４ａ、４ｂ
を覆うように深く形成されている。
【００２８】このような非対称ＬＤＤ構造のＴＦＴの製
造方法について、図４を参照して説明する。まず、図４
（ａ）に示すように、ガラス基板１上に減圧ＣＶＤ法等
を用いて所定の膜厚の低温ポリシリコンを堆積し、公知
のリソグラフィー技術及びドライエッチング技術を用い
て、薄膜トランジスタ領域と蓄積容量領域とに半導体層
２を形成する。この半導体層２は、膜厚が厚すぎると光
吸収によるリーク電流が大きくなり誤動作の原因となっ
てしまい、また、薄すぎると後の工程で行う高濃度注入
領域の活性化が困難になってしまうこと等を勘案して最
適な膜厚に設定されるが、本実施例では６０ｎｍ程度の
膜厚としている。
造方法について、図４を参照して説明する。まず、図４
（ａ）に示すように、ガラス基板１上に減圧ＣＶＤ法等
を用いて所定の膜厚の低温ポリシリコンを堆積し、公知
のリソグラフィー技術及びドライエッチング技術を用い
て、薄膜トランジスタ領域と蓄積容量領域とに半導体層
２を形成する。この半導体層２は、膜厚が厚すぎると光
吸収によるリーク電流が大きくなり誤動作の原因となっ
てしまい、また、薄すぎると後の工程で行う高濃度注入
領域の活性化が困難になってしまうこと等を勘案して最
適な膜厚に設定されるが、本実施例では６０ｎｍ程度の
膜厚としている。
【００２９】そして、この半導体層２上にＣＶＤ法等を
用いて犠牲層７となるシリコン酸化膜等を所定の膜厚で
堆積する。この犠牲層は、後の工程で行う高濃度イオン
注入において、半導体層２の表層のみに高濃度注入領域
４ａ、４ｂが形成されるように薄く形成する必要があ
り、その膜厚はゲート絶縁膜５よりも薄く、例えば、１
０ｎｍ程度の膜厚で形成される。
用いて犠牲層７となるシリコン酸化膜等を所定の膜厚で
堆積する。この犠牲層は、後の工程で行う高濃度イオン
注入において、半導体層２の表層のみに高濃度注入領域
４ａ、４ｂが形成されるように薄く形成する必要があ
り、その膜厚はゲート絶縁膜５よりも薄く、例えば、１
０ｎｍ程度の膜厚で形成される。
【００３０】次に、図４（ｂ）に示すように、公知のリ
ソグラフィー技術を用いて、ゲート電極６が形成される
領域に、所定のマージンを見込んでゲート電極６よりも
大きいフォトレジストパターン８を形成し、このレジス
トパターン８をマスクとして、イオンドーピング装置に
よりソース／ドレイン部１０に高濃度のイオン注入を行
うと同時に、蓄積容量部１１にも高濃度のイオン注入を
行う。このようにＴＦＴのソース／ドレイン領域形成の
ためのイオン注入と、蓄積容量形成のためのイオン注入
とを同時に行うことによって工程を簡略化することがで
きる。
ソグラフィー技術を用いて、ゲート電極６が形成される
領域に、所定のマージンを見込んでゲート電極６よりも
大きいフォトレジストパターン８を形成し、このレジス
トパターン８をマスクとして、イオンドーピング装置に
よりソース／ドレイン部１０に高濃度のイオン注入を行
うと同時に、蓄積容量部１１にも高濃度のイオン注入を
行う。このようにＴＦＴのソース／ドレイン領域形成の
ためのイオン注入と、蓄積容量形成のためのイオン注入
とを同時に行うことによって工程を簡略化することがで
きる。
【００３１】なお、この高濃度のイオン注入は、半導体
層２の全領域がアモルファス化されて活性化不良が発生
するのを防止するため、できるだけ浅く打ち込むことが
好ましく、例えば、本実施例ではその深さは２０〜３０
ｎｍ程度としている。その場合のイオン注入条件として
は、例えば、不純物原料ガスとして水素希釈ＰＨ3／
（Ｈ2＋ＰＨ3）＝０．０５〜０．１５を用い、加速電圧
１０〜３０ｋｅＶ程度、ドーズ量１．０×１０15〜２．
０×１０15／ｃｍ2で行うことが好ましい。
層２の全領域がアモルファス化されて活性化不良が発生
するのを防止するため、できるだけ浅く打ち込むことが
好ましく、例えば、本実施例ではその深さは２０〜３０
ｎｍ程度としている。その場合のイオン注入条件として
は、例えば、不純物原料ガスとして水素希釈ＰＨ3／
（Ｈ2＋ＰＨ3）＝０．０５〜０．１５を用い、加速電圧
１０〜３０ｋｅＶ程度、ドーズ量１．０×１０15〜２．
０×１０15／ｃｍ2で行うことが好ましい。
【００３２】また、この工程で形成するレジストパター
ン８は、ドレイン側ではＬＤＤ構造を形成するために、
後に形成されるゲート電極６に対してＬＤＤ長だけ大き
く、また、ソース側ではゲート電極６とソース側の高濃
度注入領域４ｂとがオーバーラップしないように、リソ
グラフィーの精度ばらつきを吸収できるだけのオフセッ
ト長を持つようにマージンを見込んで形成する。
ン８は、ドレイン側ではＬＤＤ構造を形成するために、
後に形成されるゲート電極６に対してＬＤＤ長だけ大き
く、また、ソース側ではゲート電極６とソース側の高濃
度注入領域４ｂとがオーバーラップしないように、リソ
グラフィーの精度ばらつきを吸収できるだけのオフセッ
ト長を持つようにマージンを見込んで形成する。
【００３３】例えば、図１に示すように、ソース／ドレ
イン部１０の高濃度注入領域４ａ、４ｂの端部とゲート
電極６の端部との距離を、ソース側でＬS、ドレイン側
でＬDとし、露光の光源としてｉ線を用いる場合には、
レジストパターン８のドレイン側マージンは１．５μ
ｍ、ソース側マージンは０．５μｍ程度に設定すること
が好ましく、その場合、ＬS、ＬDはリソグラフィーの精
度誤差分（±０．５μｍ）だけ変動するため、ＬS＝０
〜１．０μｍ、ＬD＝１．０μｍ〜２．０μｍ程度とな
る。
イン部１０の高濃度注入領域４ａ、４ｂの端部とゲート
電極６の端部との距離を、ソース側でＬS、ドレイン側
でＬDとし、露光の光源としてｉ線を用いる場合には、
レジストパターン８のドレイン側マージンは１．５μ
ｍ、ソース側マージンは０．５μｍ程度に設定すること
が好ましく、その場合、ＬS、ＬDはリソグラフィーの精
度誤差分（±０．５μｍ）だけ変動するため、ＬS＝０
〜１．０μｍ、ＬD＝１．０μｍ〜２．０μｍ程度とな
る。
【００３４】そして、高濃度のイオン注入後、レジスト
パターン８をウェット又はドライエッチングにより除去
し、犠牲層７として用いたシリコン酸化膜をＢＨＦ等を
用いてエッチングした後、図４（ｃ）に示すように、Ｃ
ＶＤ法等を用いてゲート絶縁膜５となるシリコン酸化膜
等を９０ｎｍ程度の膜厚で堆積する。その後、減圧ＣＶ
Ｄ法等を用いて微結晶シリコン６ａとタングステンシリ
サイド６ｂとを各々７０ｎｍ、１１０ｎｍ程度の膜厚で
堆積し、所定の形状にエッチングしてゲート電極６及び
対電極６ｃを形成する。
パターン８をウェット又はドライエッチングにより除去
し、犠牲層７として用いたシリコン酸化膜をＢＨＦ等を
用いてエッチングした後、図４（ｃ）に示すように、Ｃ
ＶＤ法等を用いてゲート絶縁膜５となるシリコン酸化膜
等を９０ｎｍ程度の膜厚で堆積する。その後、減圧ＣＶ
Ｄ法等を用いて微結晶シリコン６ａとタングステンシリ
サイド６ｂとを各々７０ｎｍ、１１０ｎｍ程度の膜厚で
堆積し、所定の形状にエッチングしてゲート電極６及び
対電極６ｃを形成する。
【００３５】次に、図４（ｄ）に示すように、薄膜トラ
ンジスタ領域にゲート電極６をマスクとして自己整合的
に低濃度のイオン注入を行う。この低濃度イオン注入
は、例えば、不純物原料ガスとして水素希釈ＰＨ3／
（Ｈ2＋ＰＨ3）＝０．１５を用い、加速電圧８０〜９０
ｋｅＶ程度、ドーズ量１．０×１０13〜１．５×１０13
／ｃｍ2の条件で行うことが好ましい。なお、蓄積容量
部１１上には対電極６ｃが半導体層２と略同じ幅で形成
されているため、蓄積容量部１１には低濃度のイオン注
入は行われない。
ンジスタ領域にゲート電極６をマスクとして自己整合的
に低濃度のイオン注入を行う。この低濃度イオン注入
は、例えば、不純物原料ガスとして水素希釈ＰＨ3／
（Ｈ2＋ＰＨ3）＝０．１５を用い、加速電圧８０〜９０
ｋｅＶ程度、ドーズ量１．０×１０13〜１．５×１０13
／ｃｍ2の条件で行うことが好ましい。なお、蓄積容量
部１１上には対電極６ｃが半導体層２と略同じ幅で形成
されているため、蓄積容量部１１には低濃度のイオン注
入は行われない。
【００３６】ここで、この低濃度のイオン注入は前の工
程で行った高濃度イオン注入よりも高いエネルギーの条
件で行うことが重要であり、これにより高濃度注入領域
４ａ、４ｂの下部にも低濃度注入領域３ａ、３ｂが分布
し、また、注入される不純物の深さ方向の分布がブロー
ド化することにより、ソース側の低濃度注入領域３ｂ領
域及びＬＤＤ領域の特性ばらつきを抑えることができ、
トランジスタの信頼性を向上させることができる。
程で行った高濃度イオン注入よりも高いエネルギーの条
件で行うことが重要であり、これにより高濃度注入領域
４ａ、４ｂの下部にも低濃度注入領域３ａ、３ｂが分布
し、また、注入される不純物の深さ方向の分布がブロー
ド化することにより、ソース側の低濃度注入領域３ｂ領
域及びＬＤＤ領域の特性ばらつきを抑えることができ、
トランジスタの信頼性を向上させることができる。
【００３７】以上の工程により、高濃度注入領域４ａ、
４ｂを覆うように低濃度注入領域３ａ、３ｂが形成さ
れ、ゲート電極６の両端で非対称な長さの低濃度注入領
域３ａ、３ｂを有するＴＦＴが完成する。ここで、各々
の不純物領域の濃度を一例として記載すると、半導体層
２の膜厚が６０ｎｍ、ゲート絶縁膜５の膜厚が９０ｎｍ
の構成を持つＴＦＴにおいて、図５に示すように、高濃
度注入領域４は、ゲート絶縁膜５と半導体層２界面にお
いて、５．０×１０20／ｃｍ2〜１．０×１０21／ｃｍ2
程度、界面から３０ｎｍ下層で、１．０×１０17／ｃｍ
2程度の不純物濃度となる。一方、低濃度注入領域３
は、ゲート絶縁膜５と半導体層２界面において、６．０
×１０17／ｃｍ2〜９．０×１０17／ｃｍ2程度、ガラス
基板１との界面において、５．０×１０17／ｃｍ2程度
の不純物濃度になる。
４ｂを覆うように低濃度注入領域３ａ、３ｂが形成さ
れ、ゲート電極６の両端で非対称な長さの低濃度注入領
域３ａ、３ｂを有するＴＦＴが完成する。ここで、各々
の不純物領域の濃度を一例として記載すると、半導体層
２の膜厚が６０ｎｍ、ゲート絶縁膜５の膜厚が９０ｎｍ
の構成を持つＴＦＴにおいて、図５に示すように、高濃
度注入領域４は、ゲート絶縁膜５と半導体層２界面にお
いて、５．０×１０20／ｃｍ2〜１．０×１０21／ｃｍ2
程度、界面から３０ｎｍ下層で、１．０×１０17／ｃｍ
2程度の不純物濃度となる。一方、低濃度注入領域３
は、ゲート絶縁膜５と半導体層２界面において、６．０
×１０17／ｃｍ2〜９．０×１０17／ｃｍ2程度、ガラス
基板１との界面において、５．０×１０17／ｃｍ2程度
の不純物濃度になる。
【００３８】このように本実施例の液晶表示装置のアク
ティブマトリクス基板におけるＴＦＴの製造方法によれ
ば、ＴＦＴの高濃度イオン注入と蓄積容量の高濃度イオ
ン注入とを同時に行うために、製造工程を増加させるこ
となくＴＦＴのＬＤＤ形成と蓄積容量の形成を行うこと
ができる。
ティブマトリクス基板におけるＴＦＴの製造方法によれ
ば、ＴＦＴの高濃度イオン注入と蓄積容量の高濃度イオ
ン注入とを同時に行うために、製造工程を増加させるこ
となくＴＦＴのＬＤＤ形成と蓄積容量の形成を行うこと
ができる。
【００３９】また、ソース側に低濃度注入領域３ｂを形
成する際に、意図的にオフセットを設けない場合には、
ゲート電極６と高濃度注入領域４ｂとがオーバーラップ
するためにゲート電極６のソース側で電界の集中が起
き、これが酸化膜へのキャリアの注入などＴＦＴ特性の
劣化の原因となり、一方、ソース側を単純にオフセット
とした場合には、ＯＮ時抵抗が増大し、やはりトランジ
スタの性能が低下してしまう。しかしながら、本実施例
では、リソグラフィーの精度誤差を見込んで最小限の長
さの低濃度注入領域３ｂが設けられているため、トラン
ジスタのＯＮ時抵抗の増大を最小限に抑え、かつ、電界
を緩和してトランジスタ特性の劣化を抑えることができ
る。
成する際に、意図的にオフセットを設けない場合には、
ゲート電極６と高濃度注入領域４ｂとがオーバーラップ
するためにゲート電極６のソース側で電界の集中が起
き、これが酸化膜へのキャリアの注入などＴＦＴ特性の
劣化の原因となり、一方、ソース側を単純にオフセット
とした場合には、ＯＮ時抵抗が増大し、やはりトランジ
スタの性能が低下してしまう。しかしながら、本実施例
では、リソグラフィーの精度誤差を見込んで最小限の長
さの低濃度注入領域３ｂが設けられているため、トラン
ジスタのＯＮ時抵抗の増大を最小限に抑え、かつ、電界
を緩和してトランジスタ特性の劣化を抑えることができ
る。
【００４０】更に、本実施例では、低濃度イオン注入は
高濃度イオン注入よりも高いエネルギーで行っているた
めに、低濃度注入領域３ａ、３ｂともに深さ方向での不
純物濃度分布のばらつきを小さくすることができ、トラ
ンジスタの特性ばらつきを抑制することができる。
高濃度イオン注入よりも高いエネルギーで行っているた
めに、低濃度注入領域３ａ、３ｂともに深さ方向での不
純物濃度分布のばらつきを小さくすることができ、トラ
ンジスタの特性ばらつきを抑制することができる。
【００４１】なお、本実施例では、液晶表示装置のアク
ティブマトリクス基板における画素部ＴＦＴの製造方法
を例として説明したが、本発明は上記実施例に限定され
るものではなく、高濃度注入領域４が浅く、低濃度注入
領域３が深く、かつ濃度勾配が小さく形成され、ソース
側においてゲート電極６と高濃度注入領域４ｂとが重な
らず最小限のオフセットが形成される任意のＭＯＳトラ
ンジスタ、例えば、図３（ｂ）に示すような蓄積容量部
１１が接続されない回路部ＴＦＴや、半導体基板に形成
されるＭＯＳトランジスタにも適用できることは明らか
である。また、犠牲層７及びゲート絶縁膜５の材料は、
シリコン酸化膜に限定されるものではなく、通常用いら
れるシリコン窒化膜等の他の材料を用いることもでき
る。
ティブマトリクス基板における画素部ＴＦＴの製造方法
を例として説明したが、本発明は上記実施例に限定され
るものではなく、高濃度注入領域４が浅く、低濃度注入
領域３が深く、かつ濃度勾配が小さく形成され、ソース
側においてゲート電極６と高濃度注入領域４ｂとが重な
らず最小限のオフセットが形成される任意のＭＯＳトラ
ンジスタ、例えば、図３（ｂ）に示すような蓄積容量部
１１が接続されない回路部ＴＦＴや、半導体基板に形成
されるＭＯＳトランジスタにも適用できることは明らか
である。また、犠牲層７及びゲート絶縁膜５の材料は、
シリコン酸化膜に限定されるものではなく、通常用いら
れるシリコン窒化膜等の他の材料を用いることもでき
る。
【００４２】
【発明の効果】以上説明したように、本発明の液晶表示
用基板及びその製造方法によれば下記記載の効果を奏す
る。
用基板及びその製造方法によれば下記記載の効果を奏す
る。
【００４３】本発明の第１の効果は、ＴＦＴのＬＤＤ構
造形成に際し、高濃度イオン注入を先に行い、かつ、Ｔ
ＦＴの高濃度イオン注入と蓄積容量部形成のイオン注入
とを同時に行うことにより、製造工程を増加させること
なく、ＴＦＴの非対称ＬＤＤ構造と蓄積容量部とを形成
することができるということである。
造形成に際し、高濃度イオン注入を先に行い、かつ、Ｔ
ＦＴの高濃度イオン注入と蓄積容量部形成のイオン注入
とを同時に行うことにより、製造工程を増加させること
なく、ＴＦＴの非対称ＬＤＤ構造と蓄積容量部とを形成
することができるということである。
【００４４】本発明の第２の効果は、フォトリソグラフ
ィーにより高濃度注入用マスクを形成する段階で、あら
かじめリソグラフィーの精度誤差を吸収できるだけのオ
フセットを設けておくことにより、ゲート電極のソース
端と高濃度注入領域とのオーバーラップを完全に防止す
ることができるため、ソース領域におけるホットキャリ
ア注入を抑制することができ、かつ、ゲート電極をマス
クとして自己整合的にオフセット部分にも低濃度イオン
注入を行うことにより、低濃度注入領域によるトランジ
スタ性能の低下を最低限に抑え、信頼性を向上させるこ
とができるということである。
ィーにより高濃度注入用マスクを形成する段階で、あら
かじめリソグラフィーの精度誤差を吸収できるだけのオ
フセットを設けておくことにより、ゲート電極のソース
端と高濃度注入領域とのオーバーラップを完全に防止す
ることができるため、ソース領域におけるホットキャリ
ア注入を抑制することができ、かつ、ゲート電極をマス
クとして自己整合的にオフセット部分にも低濃度イオン
注入を行うことにより、低濃度注入領域によるトランジ
スタ性能の低下を最低限に抑え、信頼性を向上させるこ
とができるということである。
【００４５】また、本発明の第３の効果は、高エネルギ
ー条件で低濃度イオン注入を行うことにより、注入され
る不純物の分布をブロード化することができ、オフセッ
ト領域の特性ばらつきを抑制することができるというこ
とである。
ー条件で低濃度イオン注入を行うことにより、注入され
る不純物の分布をブロード化することができ、オフセッ
ト領域の特性ばらつきを抑制することができるというこ
とである。
【図１】本発明の一実施例に係る液晶表示装置のアクテ
ィブマトリクス基板におけるＴＦＴ及び蓄積容量の構造
を示す断面図である。
ィブマトリクス基板におけるＴＦＴ及び蓄積容量の構造
を示す断面図である。
【図２】本発明の一実施例に係る液晶表示装置のアクテ
ィブマトリクス基板におけるＴＦＴ及び蓄積容量のレイ
アウトを示す全体図である。
ィブマトリクス基板におけるＴＦＴ及び蓄積容量のレイ
アウトを示す全体図である。
【図３】本発明の一実施例に係る液晶表示装置のアクテ
ィブマトリクス基板におけるＴＦＴ及び蓄積容量のレイ
アウトを示す部分拡大図である。
ィブマトリクス基板におけるＴＦＴ及び蓄積容量のレイ
アウトを示す部分拡大図である。
【図４】本発明の一実施例に係る液晶表示装置のアクテ
ィブマトリクス基板におけるＴＦＴの製造方法を模式的
に示す工程断面図である。
ィブマトリクス基板におけるＴＦＴの製造方法を模式的
に示す工程断面図である。
【図５】本発明の一実施例に係るＴＦＴのＬＤＤ領域に
おける深さ方向の不純物濃度を示す図である。
おける深さ方向の不純物濃度を示す図である。
【図６】従来の対称型ＬＤＤ構造を有するＭＯＳＦＥＴ
の構造を示す図である。
の構造を示す図である。
【図７】従来の非対称型ＬＤＤ構造を有するＭＯＳＦＥ
Ｔの構造を示す図である。
Ｔの構造を示す図である。
【図８】従来の液晶表示装置のアクティブマトリクス基
板における対称型ＬＤＤ構造を有するＴＦＴの構造を示
す図である。
板における対称型ＬＤＤ構造を有するＴＦＴの構造を示
す図である。
１ ガラス基板 ２ 半導体層 ３ 低濃度注入領域 ３ａ ドレイン側低濃度注入領域 ３ｂ ソース側低濃度注入領域 ４ 高濃度注入領域 ４ａ ドレイン側高濃度注入領域 ４ｂ ソース側高濃度注入領域 ５ ゲート絶縁膜 ６ ゲート電極 ６ａ 微結晶シリコン ６ｂ タングステンシリサイド ６ｃ 対電極 ７ 犠牲層 ８ レジストパターン ９ ゲート線 １０ ソース／ドレイン部 １１ 蓄積容量部 １２ チャネル部 １３ Ｓｉ基板 １４ 分離酸化膜 １５ サイドウォール酸化膜 １５ａ ドレイン側サイドウォール酸化膜 １５ｂ ソース側サイドウォール酸化膜 １６ シリサイド膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 JA25 JA33 JA35 JA39 JA40 JB24 JB68 KA04 KA12 KA19 MA07 MA15 MA27 MA29 MA30 MA37 MA41 NA24 NA27 5C094 AA31 AA42 AA43 BA03 BA43 CA19 EA03 EA04 EA07 EA10 FB14 FB19 GB01 5F110 AA16 BB01 CC02 DD02 EE05 EE08 EE14 EE45 FF02 GG02 GG13 GG25 GG47 HJ01 HJ04 HJ13 HM15 NN73 PP01 PP03 QQ11
Claims (16)
- 【請求項１】絶縁基板上に設けられた薄膜トランジスタ
領域及び蓄積容量領域に半導体層を備え、前記薄膜トラ
ンジスタ領域の前記半導体層には低濃度注入領域と高濃
度注入領域とからなるＬＤＤ構造が形成され、前記蓄積
容量領域の前記半導体層には高濃度注入領域が形成され
る液晶表示用基板の製造方法において、 前記半導体層配設後、犠牲層を介して、ゲート電極形成
領域のソース／ドレイン両電極方向に所定のマージンを
見込んで形成したレジストパターンをマスクとして、前
記薄膜トランジスタ領域と前記蓄積容量領域とに同時に
高濃度のイオン注入を行い、その後、ゲート絶縁膜を介
して形成したゲート電極をマスクとして、前記高濃度の
イオン注入よりも高い注入エネルギーで、前記薄膜トラ
ンジスタ領域に自己整合的に低濃度のイオン注入を行う
ことを特徴とする液晶表示用基板の製造方法。 - 【請求項２】（ａ）絶縁基板上の薄膜トランジスタ領域
及び蓄積容量領域に、各々低温ポリシリコンからなる半
導体層を配設する工程と、 （ｂ）前記半導体層上に所定の膜厚の犠牲層を堆積する
工程と、 （ｃ）前記薄膜トランジスタ領域のゲート電極を形成す
る領域とソース／ドレイン両電極を形成する領域との間
に所定のマージンを見込んだレジストパターンを形成す
る工程と、 （ｄ）前記レジストパターンをマスクとして、前記薄膜
トランジスタ領域と前記蓄積容量領域とに、同時に高濃
度のイオン注入を行い、前記半導体層に浅く高濃度注入
領域を形成する工程と、 （ｅ）前記レジストパターンと前記犠牲層とを除去した
後、前記半導体層上に所定の膜厚のゲート絶縁膜を堆積
する工程と、 （ｆ）前記薄膜トランジスタ領域の前記ゲート絶縁膜上
にゲート電極を配設し、同時に前記蓄積容量領域の前記
ゲート絶縁膜上に対電極を配設する工程と、 （ｇ）前記ゲート電極をマスクとして、前記高濃度のイ
オン注入よりも高いエネルギーで、前記薄膜トランジス
タ領域に自己整合的に低濃度のイオン注入を行い、前記
高濃度注入領域を覆うように前記半導体層に深く低濃度
注入領域を形成する工程と、を少なくとも有することを
特徴とする液晶表示用基板の製造方法。 - 【請求項３】前記絶縁基板の法線方向から見て、前記レ
ジストパターンに見込む前記マージンが、ドレイン電極
方向はＬＤＤ長に、ソース電極方向はリソグラフィーの
精度誤差に略等しく設定されることを特徴とする請求項
１又は２に記載の液晶表示用基板の製造方法。 - 【請求項４】前記ＬＤＤ長が略１．５μｍ、前記リソグ
ラフィーの精度誤差が略０．５μｍに設定されることを
特徴とする請求項３記載の液晶表示用基板の製造方法。 - 【請求項５】前記犠牲層が略１０ｎｍの膜厚で形成さ
れ、前記高濃度イオンが、略１０ｋｅＶ〜３０ｋｅＶの
加速電圧で前記半導体層表面から略３０ｎｍの深さまで
注入されることを特徴とする請求項１乃至４のいずれか
一に記載の液晶表示用基板の製造方法。 - 【請求項６】前記半導体層が略６０ｎｍの膜厚で形成さ
れ、前記低濃度イオンが、略８０ｋｅＶ〜９０ｋｅＶの
加速電圧で前記半導体層の底面まで注入されることを特
徴とする請求項１乃至５のいずれか一に記載の液晶表示
用基板の製造方法。 - 【請求項７】前記高濃度注入領域が、前記半導体層表面
で略１０21／ｃｍ2の最大不純物濃度となり、前記半導
体層表面から略３０ｎｍの深さで略１０16／ｃｍ2の不
純物濃度を有し、前記低濃度注入領域は、前記半導体層
の表面と底面とにおける不純物濃度の差が、略４．０×
１０17／ｃｍ2以下となる条件でイオンが注入されるこ
とを特徴とする請求項１乃至６のいずれか一に記載の液
晶表示用基板の製造方法。 - 【請求項８】前記ゲート電極が、微結晶シリコンとタン
グステンシリサイドとの積層膜により形成されることを
特徴とする請求項１乃至７のいずれか一に記載の液晶表
示用基板の製造方法。 - 【請求項９】絶縁基板上に半導体層を備え、前記半導体
層には低濃度注入領域と高濃度注入領域とが形成されて
ＬＤＤ構造が形成されてなる薄膜トランジスタにおい
て、 前記半導体層には、ゲート電極からソース／ドレイン両
電極方向に所定の距離だけ離間して浅く前記高濃度注入
領域が形成され、前記高濃度注入領域を覆うように前記
低濃度注入領域が深く、かつ、前記ゲート電極と相重な
らないように形成されていることを特徴とする薄膜トラ
ンジスタ。 - 【請求項１０】絶縁基板上に設けられた薄膜トランジス
タ領域及び蓄積容量領域に半導体層を備え、前記薄膜ト
ランジスタ領域の前記半導体層には低濃度注入領域と高
濃度注入領域とが形成されてＬＤＤ構造をなし、前記蓄
積容量領域の前記半導体層には高濃度注入領域が形成さ
れてなる液晶表示用基板において、 前記薄膜トランジスタ領域の前記半導体層には、ゲート
電極からソース／ドレイン両電極方向に所定の距離だけ
離間して浅く前記高濃度注入領域が形成され、前記高濃
度注入領域を覆うように前記低濃度注入領域が深く形成
され、 前記蓄積容量領域には、前記薄膜トランジスタの前記高
濃度注入領域とイオン注入濃度及び注入深さが略等しい
高濃度注入領域が形成されていることを特徴とする液晶
表示用基板。 - 【請求項１１】絶縁基板上に設けられた薄膜トランジス
タ領域及び蓄積容量領域に、低温ポリシリコンからなる
半導体層を有し、前記薄膜トランジスタ領域及び前記蓄
積容量領域の前記半導体層には、犠牲層を介してゲート
電極形成領域のソース／ドレイン両電極方向に所定のマ
ージンを見込んで形成されたレジストパターンをマスク
として、イオン注入濃度及び注入深さが略等しい条件で
イオン注入された高濃度注入領域が各々浅く形成され、
更に、前記薄膜トランジスタ領域の前記半導体層には、
ゲート絶縁膜を介して形成されたゲート電極をマスクと
して、前記高濃度のイオン注入よりも高いエネルギーで
自己整合的にイオン注入された低濃度注入領域が深く形
成されていることを特徴とする液晶表示用基板。 - 【請求項１２】前記絶縁基板の法線方向から見て、前記
高濃度注入領域が、ドレイン側ではＬＤＤ長±リソグラ
フィーの精度誤差だけ前記ゲート電極から離間して形成
され、ソース側では前記ゲート電極と相重ならず、か
つ、前記ゲート電極との距離がリソグラフィーの精度誤
差の２倍以下であることを特徴とする請求項１０又は１
１０に記載の液晶表示用基板。 - 【請求項１３】前記ドレイン側の前記高濃度注入領域と
前記ゲート電極との離間距離が略１．０μｍ〜２．０μ
ｍ、前記ソース側の前記高濃度注入領域と前記ゲート電
極との離間距離が略１．０μｍ以下であることを特徴と
する請求項１２記載の液晶表示用基板。 - 【請求項１４】前記高濃度注入領域が、前記半導体層表
面から略３０ｎｍの深さまで形成され、前記低濃度注入
領域が、前記高濃度注入領域を覆い、前記半導体層底面
まで到達していることを特徴とする請求項１０乃至１３
のいずれか一に記載の液晶表示用基板。 - 【請求項１５】前記高濃度不純物層が、前記半導体層表
面で略１０21／ｃｍ2の最大不純物濃度となり、前記半
導体層表面から略３０ｎｍの深さで略１０16／ｃｍ2の
不純物濃度を有し、前記低濃度注入領域は、前記半導体
層の表面と底面とにおける不純物濃度の差が略４．０×
１０17／ｃｍ2以下であることを特徴とする請求項１０
乃至１４のいずれか一に記載の液晶表示用基板。 - 【請求項１６】前記ゲート電極が微結晶シリコンとタン
グステンシリサイドとの積層膜を含むことを特徴とする
請求項１０乃至１５のいずれか一に記載の液晶表示用基
板。
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|---|---|---|---|
| JP2000312812A JP4982918B2 (ja) | 2000-10-13 | 2000-10-13 | 液晶表示用基板及びその製造方法 |
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| JP2000312812A JP4982918B2 (ja) | 2000-10-13 | 2000-10-13 | 液晶表示用基板及びその製造方法 |
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Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030090934A (ko) * | 2002-05-24 | 2003-12-01 | 일진다이아몬드(주) | 실드구조가 형성된 박막 트랜지스터 액정 표시장치 및 그제조방법 |
| KR100482162B1 (ko) * | 2002-08-28 | 2005-04-14 | 엘지.필립스 엘시디 주식회사 | 구동회로부 일체형 액정표시장치용 박막트랜지스터의제조방법 |
| JP2005128410A (ja) * | 2003-10-27 | 2005-05-19 | Seiko Epson Corp | 電気光学装置および電子機器 |
| KR100592267B1 (ko) | 2004-03-25 | 2006-06-21 | 삼성에스디아이 주식회사 | 유기 전계 발광 표시장치의 제조방법 |
| KR100601370B1 (ko) | 2004-04-28 | 2006-07-13 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 그를 이용한 유기 전계 발광 표시 장치 |
| JP2006259126A (ja) * | 2005-03-16 | 2006-09-28 | Casio Comput Co Ltd | 発光駆動回路及び表示装置 |
| CN1312525C (zh) * | 2003-06-12 | 2007-04-25 | 统宝光电股份有限公司 | 液晶显示器的制造方法 |
| JP2009124159A (ja) * | 2004-06-29 | 2009-06-04 | Samsung Mobile Display Co Ltd | 薄膜トランジスタ |
| KR101021719B1 (ko) * | 2004-03-27 | 2011-03-15 | 엘지디스플레이 주식회사 | 액정표시소자 및 그 제조방법 |
| KR101021715B1 (ko) * | 2004-03-06 | 2011-03-15 | 엘지디스플레이 주식회사 | 스토리지 도핑공정을 개선한 액정표시소자의 제조방법 |
| KR101050903B1 (ko) * | 2004-04-29 | 2011-07-20 | 엘지디스플레이 주식회사 | 다결정 실리콘 박막 트랜지스터 및 그 제조방법 |
| CN103531595A (zh) * | 2013-10-31 | 2014-01-22 | 京东方科技集团股份有限公司 | 低温多晶硅薄膜晶体管阵列基板及其制作方法、显示装置 |
| CN113948579A (zh) * | 2020-07-17 | 2022-01-18 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法和显示装置 |
| CN115206994A (zh) * | 2021-04-09 | 2022-10-18 | 株式会社日本显示器 | 显示装置 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0387021A (ja) * | 1989-05-02 | 1991-04-11 | Toshiba Corp | 半導体装置の製造方法 |
| JPH03203244A (ja) * | 1989-12-28 | 1991-09-04 | Nec Corp | 半導体装置の製造方法 |
| JPH07176748A (ja) * | 1993-12-17 | 1995-07-14 | Toshiba Corp | 液晶表示装置の製造方法 |
| WO1998013811A1 (en) * | 1996-09-26 | 1998-04-02 | Seiko Epson Corporation | Display device |
| JPH10135474A (ja) * | 1996-10-31 | 1998-05-22 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果トランジスタ及びその作製方法 |
| JPH10177966A (ja) * | 1996-09-20 | 1998-06-30 | Lsi Logic Corp | シリコンオンインシュレータウェハ用ウェル接触領域の形成方法 |
| JPH11121757A (ja) * | 1997-10-20 | 1999-04-30 | Toshiba Corp | 半導体装置およびその製造方法 |
-
2000
- 2000-10-13 JP JP2000312812A patent/JP4982918B2/ja not_active Expired - Fee Related
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0387021A (ja) * | 1989-05-02 | 1991-04-11 | Toshiba Corp | 半導体装置の製造方法 |
| JPH03203244A (ja) * | 1989-12-28 | 1991-09-04 | Nec Corp | 半導体装置の製造方法 |
| JPH07176748A (ja) * | 1993-12-17 | 1995-07-14 | Toshiba Corp | 液晶表示装置の製造方法 |
| JPH10177966A (ja) * | 1996-09-20 | 1998-06-30 | Lsi Logic Corp | シリコンオンインシュレータウェハ用ウェル接触領域の形成方法 |
| WO1998013811A1 (en) * | 1996-09-26 | 1998-04-02 | Seiko Epson Corporation | Display device |
| JPH10135474A (ja) * | 1996-10-31 | 1998-05-22 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果トランジスタ及びその作製方法 |
| JPH11121757A (ja) * | 1997-10-20 | 1999-04-30 | Toshiba Corp | 半導体装置およびその製造方法 |
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030090934A (ko) * | 2002-05-24 | 2003-12-01 | 일진다이아몬드(주) | 실드구조가 형성된 박막 트랜지스터 액정 표시장치 및 그제조방법 |
| KR100482162B1 (ko) * | 2002-08-28 | 2005-04-14 | 엘지.필립스 엘시디 주식회사 | 구동회로부 일체형 액정표시장치용 박막트랜지스터의제조방법 |
| CN1312525C (zh) * | 2003-06-12 | 2007-04-25 | 统宝光电股份有限公司 | 液晶显示器的制造方法 |
| JP4496756B2 (ja) * | 2003-10-27 | 2010-07-07 | セイコーエプソン株式会社 | 電気光学装置および電子機器 |
| JP2005128410A (ja) * | 2003-10-27 | 2005-05-19 | Seiko Epson Corp | 電気光学装置および電子機器 |
| KR101021715B1 (ko) * | 2004-03-06 | 2011-03-15 | 엘지디스플레이 주식회사 | 스토리지 도핑공정을 개선한 액정표시소자의 제조방법 |
| KR100592267B1 (ko) | 2004-03-25 | 2006-06-21 | 삼성에스디아이 주식회사 | 유기 전계 발광 표시장치의 제조방법 |
| KR101021719B1 (ko) * | 2004-03-27 | 2011-03-15 | 엘지디스플레이 주식회사 | 액정표시소자 및 그 제조방법 |
| KR100601370B1 (ko) | 2004-04-28 | 2006-07-13 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 그를 이용한 유기 전계 발광 표시 장치 |
| KR101050903B1 (ko) * | 2004-04-29 | 2011-07-20 | 엘지디스플레이 주식회사 | 다결정 실리콘 박막 트랜지스터 및 그 제조방법 |
| JP2009124159A (ja) * | 2004-06-29 | 2009-06-04 | Samsung Mobile Display Co Ltd | 薄膜トランジスタ |
| US9070716B2 (en) | 2004-06-29 | 2015-06-30 | Samsung Display Co., Ltd. | Thin film transistor and method of fabricating the same |
| US9947771B2 (en) | 2004-06-29 | 2018-04-17 | Samsung Display Co., Ltd. | Thin film transistor and method of fabricating the same |
| JP2006259126A (ja) * | 2005-03-16 | 2006-09-28 | Casio Comput Co Ltd | 発光駆動回路及び表示装置 |
| CN103531595A (zh) * | 2013-10-31 | 2014-01-22 | 京东方科技集团股份有限公司 | 低温多晶硅薄膜晶体管阵列基板及其制作方法、显示装置 |
| CN113948579A (zh) * | 2020-07-17 | 2022-01-18 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法和显示装置 |
| CN113948579B (zh) * | 2020-07-17 | 2023-06-23 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法和显示装置 |
| CN115206994A (zh) * | 2021-04-09 | 2022-10-18 | 株式会社日本显示器 | 显示装置 |
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| Publication number | Publication date |
|---|---|
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