JPH0851212A

JPH0851212A - 薄膜トランジスタの製造方法

Info

Publication number: JPH0851212A
Application number: JP6202998A
Authority: JP
Inventors: Shinichi Shimomaki; 伸一下牧
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1994-08-05
Filing date: 1994-08-05
Publication date: 1996-02-20
Anticipated expiration: 2018-12-10
Also published as: JP3477836B2

Abstract

(57)【要約】【目的】製造工程を簡略化でき、しかもゲート絶縁膜
等を損傷することなくトランジスタの特性劣化を防止
し、また層間絶縁歩留りを向上させる、薄膜トランジス
タの製造方法を提供する。【構成】ガラス基板１１上のＮ型及びＰ型ＭＯＳトラ
ンジスタ形成領域にゲート電極１２に自己整合的にＰ型
不純物領域１６を形成した後、非自己整合的に形成した
特定レジストパターン１７を用いてＮ型ＭＯＳトランジ
スタ形成領域に不純物をイオン注入して非自己整合的に
ソース・ドレインを形成する。これによって、フォトレ
ジストのみを注入マスクとして用いるだけで、各導電型
のＭＯＳトランジスタのソース・ドレインが形成でき、
製造工程数を大幅に削減することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、薄膜トランジスタ
（ＴＦＴ；Thin Film Transistor）の製造方法に関し、
特にガラス基板上にＴＦＴが形成されたＴＦＴ基板の製
造方法に係る。そして、この発明はアクティブマトリク
ス方式液晶ディスプレイの製造分野で利用することがで
きる。

【０００２】

【従来の技術】従来、この種の薄膜トランジスタの製造
方法としては、図７（Ａ）〜図８（Ｂ）に示すような技
術がある。この方法は、Ｐ型ＭＯＳトランジスタとＮ型
ＭＯＳトランジスタとを共に自己整合的に形成するもの
である。即ち、図７（Ａ）に示すように、ガラス基板１
の上にクロム（Ｃｒ）等の導電性膜を、例えば膜厚１０
０ｎｍ程度に成膜し、フォトリソグラフィー技術及びエ
ッチング技術を用いて、Ｐ型ＭＯＳトランジスタ形成領
域とＮ型ＭＯＳトランジスタ形成領域とにそれぞれゲー
ト電極２を形成する。次に、全面にゲート絶縁膜として
のＳｉＯ2膜３を例えば膜厚３００ｎｍ程度堆積させ、
このＳｉＯ2膜３の上に半導体層としてのアモルファス
シリコン膜４を例えば５０ｎｍの膜厚に堆積させる。次
に、アモルファスシリコン膜４の上に、イオン注入時に
注入ブロック層となる窒化シリコン膜５を例えば２００
ｎｍの膜厚に堆積させる。その後、同図（Ａ）に示すよ
うに、全面にフォトレジストを塗布し、ガラス基板１の
裏面側から露光光を照射する裏面露光技術を用いて、ゲ
ート電極２に対して自己整合的なレジストパターン６を
形成する。

【０００３】次に、図７（Ｂ）に示すように、レジスト
パターン６をエッチングマスクとして用いて、例えばバ
ッファードフッ酸等のエッチング液を用いてウェットエ
ッチングして、窒化シリコン膜５を注入マスクとしての
パターンに形成する。そして、レジストパターン６を剥
離した後、新たにフォトレジストを塗布し露光・現像を
行って、図８（Ａ）に示すようにＮ型ＭＯＳトランジス
タ形成領域を覆い、Ｐ型ＭＯＳトランジスタ形成領域を
露出させるレジストパターン７を形成する。次に、この
レジストパターン７とＰ型ＭＯＳトランジスタ形成領域
上の窒化シリコン膜５を注入マスクとして用いてボロン
（Ｂ）をイオン注入して、Ｐ型ＭＯＳトランジスタ形成
領域のアモルファスシリコン膜４にソース・ドレインと
しての高濃度Ｐ型不純物領域８を形成する。なお、図中
符号ｉはアモルファスシリコン膜４における真性半導体
層部分を示している。

【０００４】そして、レジストパターン７を剥離した
後、新たにフォトレジストを塗布して露出・現像を行っ
て図８（Ｂ）に示すようにＰ型ＭＯＳトランジスタ形成
領域を覆い、Ｎ型ＭＯＳトランジスタ形成領域を露出さ
せるレジストパターン９を形成する。その後、このレジ
ストパターン９及びＮ型ＭＯＳトランジスタ形成領域の
窒化シリコン膜５を注入マスクとして用いてリン（Ｐ）
をイオン注入して、Ｎ型ＭＯＳトランジスタ形成領域の
アモルファスシリコン膜４にソース・ドレインとしての
高濃度Ｎ型不純物領域１０を形成する。次に、窒化シリ
コン膜５をバッファードフッ酸等のエッチング液で剥離
する。次いで、アモルファスシリコン膜４を例えばエキ
シマレーザを照射してアニールを行い、ポリシリコン膜
に変化させる。このとき、膜中のドーパントの活性化も
同時に行われる。その後は、層間絶縁膜の堆積、コンタ
クト孔の窓開け、ソース・ドレイン電極の形成等を行う
ことにより、自己整合的な構造の薄膜トランジスタが完
成する。

【０００５】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の薄膜トランジスタの製造方法にあっては、注
入ブロック層としての窒化シリコン膜５を用いているた
め、この窒化シリコン膜５の成膜工程、フォトリソグラ
フィー工程、ウェットエッチング工程、洗浄工程、膜剥
離工程等が増加し、製造工程全体が長くなる問題があっ
た。また、この窒化シリコン膜５の加工や剥離工程にバ
ッファードフッ酸等のエッチング液を用いるため、ゲー
ト絶縁膜や半導体層にダメージを与え、特性劣化や層間
絶縁歩留りを低下させてしまう問題があった。この発明
が解決しようとする課題は、工程を簡略化でき、しかも
特性劣化を防止し、層間絶縁歩留りを向上させる、薄膜
トランジスタの製造方法を得るにはどのような手段を講
じればよいかという点にある。

【０００６】

【課題を解決するための手段】そこで、請求項１記載の
発明は、基板のＰ型ＭＯＳトランジスタ形成領域とＮ型
ＭＯＳトランジスタ形成領域とに、ゲート電極とゲート
絶縁膜と半導体層とを形成する工程と、前記ゲート電極
のそれぞれの上方に各ゲート電極に対して自己整合的に
ゲート対応レジストパターンを形成する工程と、前記ゲ
ート対応レジストパターンをマスクとして用いてＰ型及
びＮ型のうち一方の導電型の不純物を前記半導体層にイ
オン注入してソース・ドレインを形成する工程と、一方
の導電型のＭＯＳトランジスタ形成領域を覆い且つ他方
の導電型のＭＯＳトランジスタのゲート電極上方を覆う
ゲートパターンレジスト部を有する特定レジストパター
ンを非自己整合的に形成する工程と、該特定レジストパ
ターンをマスクとして用いて前記半導体層中に他方の導
電型の不純物を、前記一方の導電型のＭＯＳトランジス
タのソース・ドレインの不純物濃度より高濃度になるよ
うにイオン注入してソース・ドレインを形成する工程
と、を備えたことを、その解決手段としている。また、
請求項２記載の発明は、前記ゲートパターンレジスト部
を、対応するゲート電極のゲート長よりも短い幅に設定
することを特徴としている。そして、請求項３記載の発
明は、基板を透明性を有する材料で構成し、前記ゲート
対応レジストパターンを裏面露光により形成することを
特徴としている。さらに、請求項４記載の発明は、前記
一方の導電型のソース・ドレインが形成されるＭＯＳト
ランジスタ形成領域のゲート電極を、前記半導体層の下
方に形成することを特徴としている。さらにまた、請求
項５記載の発明は、前記他方の導電型のソース・ドレイ
ンが形成されるＭＯＳトランジスタ形成領域の前記ゲー
ト電極を、前記半導体層の上方に形成することを特徴と
している。

【０００７】

【作用】この発明においては、ゲート対応レジストパタ
ーンがＰ型及びＮ型ＭＯＳトランジスタのすべてのゲー
ト電極に対応するパターンであるため、裏面露光によっ
て、自己整合的に形成することが可能となる。因って、
このようなゲート対応レジストパターンをマスクとして
イオン注入を行うことにより、ゲート電極に対して自己
整合的なソース・ドレインを形成することができる。こ
のように、Ｐ型及びＮ型のうち一方の導電型のＭＯＳト
ランジスタのソース・ドレインがゲート電極に自己整合
的に形成され、他方の導電型のＭＯＳトランジスタのソ
ース・ドレインがゲート電極に対して非自己整合的に形
成されるようにしたことにより、フォトレジスト以外の
注入ブロック層を形成する必要がなく、工程数を削減す
ることが可能となる。また、一方の導電型のＭＯＳトラ
ンジスタを自己整合的に形成することにより、ゲート電
極とソース領域とのカップリング容量ＣGSを低減させる
作用を有する。そして、基板を透明性を有する材料で構
成し、ゲート電極の形成を裏面露光技術を用いて行え
ば、上記した自己整合的な構造のＭＯＳトランジスタを
例えばアクティブマトリクス方式の液晶ディスプレイの
画素回路領域に適用して形成することが可能となり、こ
れにより表示特性上、補助容量ＣSを低減し、開口率を
向上させる作用を有する。なお、このような液晶ディス
プレイにおける駆動回路領域のＭＯＳトランジスタは、
自己整合的構造にすることにより最大動作周波数が向上
するが、非自己整合的構造でも十分にアクティブマトリ
クス方式液晶ディスプレイを駆動できるため、他方の導
電型のＭＯＳトランジスタを駆動回路領域に形成するこ
とができる。特に、一方の導電型のＭＯＳトランジスタ
にあっては、一回のイオン注入のみが行われるため、最
終的に自己整合的な構造となる。また、他方のＭＯＳト
ランジスタ形成領域では、他方の導電型の不純物をイオ
ン注入する際に、ゲート電極のゲート長よりも短い幅の
ゲートパターンレジスト部を設定することにより、マス
クずれが生じた場合でもソース・ドレインがゲート電極
と重なり合わない部分が生じるのを防止する作用を奏
し、薄膜トランジスタ特性の著しい変動を防止すること
が可能となる。

【０００８】

【実施例】以下、この発明に係る薄膜トランジスタの製
造方法詳細を図面に示す実施例に基づいて説明する。（実施例１）図１（Ａ）〜図３（Ｂ）はこの発明をＴＦ
Ｔ基板の製造に適用した実施例１を示す工程断面図であ
る。本実施例に係る方法は、まず図１（Ａ）に示すよう
に、ガラス基板１１の表面にクロム（Ｃｒ）膜を例えば
膜厚１００ｎｍとなるように成膜し、このクロム膜をフ
ォトリソグラフィー技術とエッチング技術とを用いて加
工し、Ｐ型ＭＯＳトランジスタ形成領域（図中符号Ｐで
示す）とＮ型ＭＯＳトランジスタ形成領域（図中符号Ｎ
で示す）とにゲート電極１２をそれぞれ形成する。その
後、全面にＳｉＯ2膜１３をＣＶＤ法にて例えば膜厚３
００ｎｍとなるように堆積させる。さらに、ＳｉＯ2膜
１３の上に半導体層としてのアモルファスシリコン膜１
４を同じくＣＶＤ法にて例えば膜厚５０ｎｍとなるよう
に堆積させる。そして、同図（Ａ）に示すように、アモ
ルファスシリコン膜１４上にポジ型のフォトレジスト１
５を塗布する。次に、裏面露光を行ってゲート電極１２
と同じパターンをフォトレジスト１５に転写する。この
裏面露光によって、フォトレジスト１５に未露光部１５
Ａと露光部１５Ｂとが形成される。その後、フォトレジ
スト１５は、現像を行うことにより露光部１５Ｂが除去
され未露光部１５Ａが残り、後記するイオン注入のマス
クとなる。以下、この未露光部をゲート対応レジストパ
ターン１５Ａと称する。

【０００９】このようにゲート電極１２に対して自己整
合的に形成されたゲート対応レジストパターン１５Ａを
マスクとして用いて、図１（Ｂ）に示すようにボロン
（Ｂ）をアモルファスシリコン膜１４へイオン注入し、
そのドーズ量が例えば１Ｅ１５（１×１０の１５乗）／
ｃｍ2になるようにする。このイオン注入によって、ア
モルファスシリコン膜１４には、ソース・ドレインとな
るＰ型不純物領域１６が形成される。なお、このＰ型不
純物領域１６はＰ型ＭＯＳトランジスタ形成領域ＰとＮ
型ＭＯＳトランジスタ形成領域Ｎとに共に形成される。
なお、図中符号ｉは真性（intrinsic）半導体部分を示
している。

【００１０】次に、ゲート対応レジストパターン１５Ａ
を剥離した後、新たにフォトレジストのパターニングを
行って、図２（Ａ）に示すようにＰ型ＭＯＳトランジス
タ形成領域Ｐを覆うパターンとＮ型ＭＯＳトランジスタ
形成領域Ｎのゲート電極１２の上方を覆うゲートパター
ンレジスト部１７Ａとを有する特定レジストパターン１
７を形成する。なお、ゲートパターンレジスト部１７Ａ
のソース−ドレイン方向の幅寸法ｌは、露光時のマスク
ずれ等の誤差を加味して、対応するゲート電極１２のゲ
ート長Ｌよりも短く設定されている。この特定レジスト
パターン１７をマスクとしてリン（Ｐ）をアモルファス
シリコン膜１４へイオン注入し、そのドーズ量が３Ｅ１
５／ｃｍ2になるようにする。このイオン注入によっ
て、Ｎ型ＭＯＳトランジスタ形成領域Ｎのアモルファス
シリコン膜１４にソース・ドレインとなる高濃度Ｎ型不
純物領域１８が形成される。なお、このときソース・ド
レインは、アモルファスシリコン膜１４のゲート電極１
２が投影される領域の内側までドーピングされ、非自己
整合的に形成される。また、Ｎ型ＭＯＳトランジスタ形
成領域Ｎのソース・ドレイン領域の一部にはボロンとリ
ンとが打ち込まれるが、リンの濃度の方が十分高いた
め、活性化時には高濃度Ｎ型領域となる。

【００１１】その後、特定レジストパターン１７を剥離
し、図２（Ｂ）に示すように例えばエキシマレーザを照
射してアニールを行い、アモルファスシリコン膜１４を
ポリシリコン膜１９に変化させる。このとき、同時にド
ーパントの活性化も行われる。そして、図３（Ａ）に示
すように、Ｐ型ＭＯＳトランジスタ形成領域ＰとＮ型Ｍ
ＯＳトランジスタ形成領域Ｎとのポリシリコン膜１９を
デバイスの境界で分離して各デバイス領域を隔成する。
そして、層間絶縁膜としてのＳｉＮ膜２０をＣＶＤ法に
て全面に堆積させ、コンタクト孔の窓開け、Ａｌ膜でな
るソース・ドレイン電極２１等を形成して、本実施例の
薄膜トランジスタの製造が完了する。

【００１２】以上のように、本実施例によれば、Ｐ型Ｍ
ＯＳトランジスタを自己整合的に形成し、Ｎ型ＭＯＳト
ランジスタを非自己整合的にするため、従来のようにし
かも、ゲート対応レジストパターン１５ＡがＰ型及びＮ
型ＭＯＳトランジスタのすべてのゲート電極１２に対応
するパターンであるため、裏面露光によって、自己整合
的に形成することが可能となる。因って、このようなゲ
ート対応レジストパターン１５Ａをマスクとしてイオン
注入を行うことにより、ゲート電極に対して自己整合的
なソース・ドレインを形成することができる。このよう
に、Ｐ型のＭＯＳトランジスタのソース・ドレインがゲ
ート電極に自己整合的に形成され、Ｎ型のＭＯＳトラン
ジスタのソース・ドレインがゲート電極に対して非自己
整合的に形成されるようにしたことにより、従来のよう
に例えばＳｉＮでなるイオン注入のブロッキング層の成
膜、加工、除去といった多数の工程を省略することが可
能となる。また、Ｐ型ＭＯＳトランジスタを自己整合的
に形成することにより、ゲート電極とソース領域とのカ
ップリング容量ＣGSを低減させる作用を有する。そし
て、このように自己整合的な構造のＭＯＳトランジスタ
を例えばアクティブマトリクス方式の液晶ディスプレイ
の画素回路領域に適用して形成することが可能となり、
これにより表示特性上、補助容量ＣSを低減し、開口率
を向上させる作用を有する。なお、このような液晶ディ
スプレイにおける駆動回路領域のＭＯＳトランジスタ
は、自己整合的構造にすることにより最大動作周波数が
向上するが、非自己整合的構造でも十分にアクティブマ
トリクス方式液晶ディスプレイを駆動できるため、Ｎ型
ＭＯＳトランジスタを駆動回路領域に形成することがで
きる。また、Ｎ型ＭＯＳトランジスタ形成領域では、Ｎ
型の不純物をイオン注入する際に、ゲート電極のゲート
長よりも短い幅のゲートパターンレジスト部１７Ａを設
定したことにより、マスクずれが生じた場合でもソース
・ドレインがゲート電極１２と重なり合わない部分が生
じるのを防止する作用を奏し、薄膜トランジスタ特性の
著しい変動を防止することが可能となる。

【００１３】（実施例２）図４（Ａ）〜図６（Ｃ）は、
画素回路領域と駆動回路領域とを有するＴＦＴ基板の製
造に本発明を適用した実施例２の工程断面図である。な
お、本実施例では、画素回路領域のＭＯＳトランジスタ
がＰ型で、駆動型領域のＭＯＳトランジスタがＰ型及び
Ｎ型のものを備えた構造の薄膜トランジスタを作成す
る。まず、本実施例では図４（Ａ）に示すように、ガラ
ス基板３１上に例えば膜厚が１００ｎｍのクロム（Ｃ
ｒ）膜を成膜し、フォトリソグラフィー技術及びエッチ
ング技術を用いて、駆動回路領域及び画素回路領域の各
ＭＯＳトランジスタのゲート電極を一括してパターニン
グする。同図は画素回路領域のＰＭＯＳトランジスタの
形成部分Ａ、駆動回路領域のＰＭＯＳトランジスタ形成
部分Ｂ及び同領域のＮＭＯＳトランジスタ形成部分Ｃの
ゲート電極が存在する箇所の断面を示している。以下、
形成部分Ａのゲート電極を符号３２Ａ、形成部分Ｂのゲ
ート電極を符号３２Ｂ及び形成部分Ｃのゲート電極を符
号３２Ｃで表す。次に、全面にゲート絶縁膜としてのＳ
ｉＯ2膜３３を例えば膜厚が３００ｎｍとなるようにＣ
ＶＤ法にて堆積させる。その後、ＳｉＯ2膜３３上に半
導体層としてのアモルファスシリコン膜３４を例えば膜
厚が５０ｎｍとなるように成膜する。なお、図中符号ｉ
は真性（intrinsic）半導体を意味する。そして、アモ
ルファスシリコン膜３４上にポジ型のフォトレジストを
塗布し、ガラス基板３１の裏面側から露光光を全面に照
射する裏面露光を行った後、現像処理を施して同図
（Ａ）に示すようなゲート対応レジストパターンとして
のレジストパターン３５Ａ，３５Ｂ，３５Ｃを形成す
る。ここで、ガラス基板３１、ＳｉＯ2膜３３、及びア
モルファスシリコン膜３４は透明性を有するため、露光
光を透過させないゲート電極３２Ａ，３２Ｂ，３２Ｃの
パターンがレジストに転写される。このため、レジスト
パターン３５Ａはゲート電極３２Ａと、レジストパター
ン３５Ｂはゲート電極３２Ｂと、レジストパターン３５
Ｃはゲート電極３２Ｃと同一のパターンに形成される。

【００１４】次に、図４（Ｂ）に示すようにレジストパ
ターン３５Ａ，３５Ｂ，３５Ｃをマスクとしてアモルフ
ァスシリコン膜３４へボロン（Ｂ）をイオン注入する。
ここで、ボロンのドーズ量は例えば１Ｅ１４／ｃｍ2に
設定する。なお、本実施例では、このドーズ量を１Ｅ１
４／ｃｍ2にしたが、オフ電流を十分低くするには３Ｅ
１４／ｃｍ2以下のドーズ量であればよい。このイオン
注入によって、露出した領域のアモルファスシリコン膜
４には低濃度Ｐ型不純物領域３６が形成される。この低
濃度Ｐ型不純物領域３６は、形成領域Ａ，Ｂ，Ｃのソー
ス・ドレイン領域に一括して形成されたことになる。

【００１５】そして、レジストパターン３５Ａ，３５
Ｂ，３５Ｃを剥離し、その後再度フォトレジストを塗布
し、露光・現像を行って図５（Ａ）に示すようなレジス
トパターン３７を形成する。このレジストパターン３７
のパターニング方法は、上記したレジストパターン３５
Ａ，３５Ｂ，３５Ｃ等と異なり非自己整合的に形成す
る。すなわち、図示しないフォトマスクをアライメント
した後、上方から露光光を照射する通常のリソグラフィ
ーを行う。そして、この工程では駆動回路領域のＰＭＯ
Ｓトランジス形成部分Ｂのソース・ドレイン領域に不純
物導入を行うため、形成部分Ｂ以外の部分を覆い且つゲ
ート電極３２Ｂの上方を覆うゲートパターンレジスト部
３７Ａを有するレジストパターン３７とした。なお、ゲ
ート電極３２Ｂの上方を覆うゲートパターンレジスト部
３７Ａが、ゲート電極３２Ｂの直上から側方にずれて平
面図上でゲート電極３２Ｂと重ならない部分ができた場
合、トランジスタ特性が大幅に変わる。このため、本実
施例ではパターン３７Ａ全体が平面図上でゲート電極３
２Ｂに重なるように、予めマスクずれの誤差を加味して
パターン３７Ａの幅を短く設定している。次に、このよ
うなレジストパターン３７を用いて、ボロン（Ｂ）をド
ーズ量が例えば２Ｅ１５／ｃｍ2となるようにイオン注
入を行って、アモルファスシリコン膜３４中に高濃度Ｐ
型不純物領域３８を形成する。このとき、駆動回路領域
のＰＭＯＳトランジスでは、当然ながらソース・ドレイ
ンとなる高濃度Ｐ型不純物領域３８がゲート電極２Ｂの
投影される領域の内側まで入り込んだ非自己整合的構造
となる。

【００１６】次に、レジストパターン３７を剥離した
後、フォトレジストを新たに塗布し、レジストパターン
３７をパターニングしたと同様な手法を用いて、図５
（Ｂ）に示すように駆動回路領域のＮＭＯＳトランジス
タ形成部分Ｃ以外の部分を覆い且つゲート電極３２Ｃ上
方を覆うゲートパターンレジスト部３９Ａを有する、特
定レジストパターンとしてのレジストパターン３９を形
成する。ゲート電極３２Ｃの上方のゲートパターンレジ
スト部３９Ａは、上記したパターン３７Ａと同様に予め
マスクずれの誤差を加味してパターン幅を短く設定して
おく。そして、このレジストパターン３９を注入マスク
として用いて、アモルファスシリコン膜３４中にリン
（Ｐ）をイオン注入して高濃度Ｎ型不純物領域４０を形
成する。ここでイオン注入が施される領域は前工程で低
濃度Ｐ型不純物領域３６が形成されているため、リンの
ドーズ量を、この低濃度Ｐ型不純物領域３６のドーズ量
１Ｅ１４／ｃｍ2を相殺してさらに導電型をＮ型に反転
させるような量、すなわち２Ｅ１５／ｃｍ2に設定し
た。なお、このＮＭＯＳトランジスタにおいてもソース
・ドレインとゲート電極３２Ｃとが非自己整合的に形成
される。

【００１７】その後、レジストパターン３９を剥離し、
図６（Ａ）に示すように例えばエキシマレーザ照射して
アニールを施し、アモルファスシリコン膜３４をポリシ
リコン膜４１に変化させる。このとき、膜中に導入され
ているドーパントの活性化も同時に行われる。そして、
図６（Ｂ）に示すように画素回路領域のＰＭＯＳトラン
ジスタと、駆動回路領域のＰＭＯＳトランジスタと、駆
動回路領域のＮＭＯＳトランジスタとを素子間分離する
ため各素子の境界部を選択的に除去してデバイスエリア
を隔成する。次いで、図６（Ｃ）に示すように全面に窒
化シリコン（ＳｉＮ）膜４２をＣＶＤ法にて、例えば膜
厚が１００ｎｍになるように堆積させる。その後、窒化
シリコン膜４２に、周知の窓開け技術を用いてコンタク
ト孔を開け、続いて例えばアルミニウム（Ａｌ−１％Ｓ
ｉ）膜を例えばスパッタ法にて全面に堆積させ、次にパ
ターニングを行ってソース・ドレイン電極４３をそれぞ
れ形成することにより本実施例の薄膜トランジスタがが
完成する。

【００１８】本実施例においては、画素回路領域のＭＯ
Ｓトランジスタを自己整合的に形成することにより、寄
生容量ＣGSを低減させる効果がある。また、このように
自己整合的に形成することにより、アクティブマトリク
ス方式の液晶表示デバイスに適用した場合に、表示特性
の向上、補助容量ＣSの低減、開口率の向上を期する効
果がある。特に、画素回路領域のＭＯＳトランジスタは
ソース・ドレインが低不純物濃度でも支障がないため、
画素回路領域のＭＯＳトランジスタを低不純物濃度で自
己整合的に形成したことによりＬＤＤ構造をとることを
回避することができる。駆動回路領域のＭＯＳトランジ
スタ非自己整合的に形成しても、十分にアクティブマト
リクス方式液晶表示デバイスを駆動できる。このため、
裏面露光を用いたフォトリソグラフィー技術と通常のフ
ォトリソグラフィー技術とを組み合わせるだけで各不純
物領域を容易に形成でき、工程の簡略化を達成できる効
果がある。

【００１９】以上、各実施例について説明したが、本発
明はこれに限定されるものではなく、構成の要旨に付随
する各種の設計変更が可能である。例えば、上記実施例
１においては、Ｎ型ＭＯＳトランジスタのゲート電極１
２を半導体層としてのアモルファスシリコン膜１４の下
方に設けたが、アモルファスシリコン膜１４の上方に設
けてもよく、特にこのＮ型ＭＯＳトランジスタが周辺回
路部に設けられる場合に適した構造となる。なお、実施
例１においては、自己整合的に形成されたＭＯＳトラン
ジスタがＰ型であるが、Ｎ型ＭＯＳトランジスタの方を
自己整合的に形成しても勿論よい。また、非自己整合的
に形成されるＭＯＳトランジスタは、ＬＤＤ構造を有し
ていてもよく、上記実施例１にＬＤＤ構造の形成工程を
加えてもよい。

【００２０】一方、上記実施例２においても、駆動回路
領域のＭＯＳトランジスタのゲート電極をガラス基板上
に設けた所謂ボトムゲート構造としたが、半導体層上に
ゲート絶縁膜を設けこのゲート絶縁膜上にゲート電極を
設ける所謂トップゲート構造としてもよい。また、上記
実施例では、レジストパターンを直接半導体層に設けて
イオン注入しているが、半導体層に絶縁膜を設けてレジ
ストパターンを形成し、該絶縁膜を介してイオン注入す
るようにしてもよい。さらに、上記各実施例において
は、半導体層として、初めにアモルファスシリコン膜を
堆積させてからアニールにより変化させたポリシリコン
膜を用いたが、初めからポリシリコン膜を堆積させる構
成としても勿論よい。また、上記実施例２では、画素回
路領域のＭＯＳトランジスタの導電型をＰ型に設定した
が、Ｎ型のＭＯＳトランジスタにする場合にも本発明を
適用できることは言うまでもない。またさらに、上記実
施例２では、各不純物拡散領域（特に高濃度Ｎ型不純物
領域）上にＡｌでなるソース・ドレイン電極４３を直接
設けたが、シリサイドを介してコンタクトをとる構成と
しても勿論よい。

【００２１】

【発明の効果】以上の説明から明らかなように、この発
明によれば、薄膜トランジスタの製造工程を簡略化で
き、しかもゲート絶縁膜等を損傷することなくトランジ
スタの特性劣化を防止し、また層間絶縁歩留りを向上さ
せる効果がある。特に、Ｐ型ＭＯＳトランジスタとＮ型
ＭＯＳトランジスタとのソース・ドレインがフォトレジ
ストをマスクとするイオン注入のみで形成できるため、
従来に比較して工程数を大きく削減できる効果がある。

【００２２】

【図面の簡単な説明】

【図１】（Ａ）及び（Ｂ）は本発明に係る薄膜トランジ
スタの製造方法の実施例１を示す工程断面図。

【図２】（Ａ）及び（Ｂ）は本発明に係る薄膜トランジ
スタの製造方法の実施例１を示す工程断面図。

【図３】（Ａ）及び（Ｂ）は本発明に係る薄膜トランジ
スタの製造方法の実施例１を示す工程断面図。

【図４】（Ａ）及び（Ｂ）は本発明に係る薄膜トランジ
スタの製造方法の実施例２を示す工程断面図。

【図５】（Ａ）及び（Ｂ）は本発明に係る薄膜トランジ
スタの製造方法の実施例２を示す工程断面図。

【図６】（Ａ）〜（Ｃ）は本発明に係る薄膜トランジス
タの製造方法の実施例２の工程断面図。

【図７】（Ａ）及び（Ｂ）は従来の薄膜トランジスタの
製造方法の工程断面図。

【図８】（Ａ）及び（Ｂ）は従来の薄膜トランジスタの
製造方法の工程断面図。

【符号の説明】

１１ガラス基板１２ゲート電極１３ＳｉＯ2膜１４アモルファスシリコン膜１５Ａゲート対応レジストパターン１６Ｐ型不純物領域１７特定レジストパターン１７Ａゲートパターンレジスト部１８高濃度Ｐ型不純物領域１９ポリシリコン膜

Claims

【特許請求の範囲】

【請求項１】基板のＰ型ＭＯＳトランジスタ形成領域
とＮ型ＭＯＳトランジスタ形成領域とに、ゲート電極と
ゲート絶縁膜と半導体層とを形成する工程と、前記ゲート電極のそれぞれの上方に各ゲート電極に対し
て自己整合的にゲート対応レジストパターンを形成する
工程と、前記ゲート対応レジストパターンをマスクとして用いて
Ｐ型及びＮ型のうち一方の導電型の不純物を前記半導体
層にイオン注入してソース・ドレインを形成する工程
と、他方の導電型のＭＯＳトランジスタ形成領域以外の領域
を覆い且つ該他方の導電型のＭＯＳトランジスタのゲー
ト電極上方を覆うゲートパターンレジスト部を有する特
定レジストパターンを非自己整合的に形成する工程と、前記特定レジストパターンをマスクとして用いて前記半
導体層中に他方の導電型の不純物を、前記一方の導電型
のＭＯＳトランジスタのソース・ドレインの不純物濃度
より高濃度になるようにイオン注入してソース・ドレイ
ンを形成する工程と、を備えたことを特徴とする薄膜ト
ランジスタの製造方法。
【請求項２】前記ゲートパターンレジスト部は、対応
するゲート電極のゲート長よりも短い幅に設定されるこ
とを特徴とする請求項１記載の薄膜トランジスタの製造
方法。
【請求項３】前記基板は透明性を有する材料でなり、
前記ゲート対応レジストパターンは裏面露光により形成
されることを特徴とする請求項１記載の薄膜トランジス
タの製造方法。
【請求項４】前記一方の導電型のソース・ドレインが
形成されるＭＯＳトランジスタ形成領域のゲート電極は
前記半導体層の下方に形成されることを特徴とする請求
項１記載の薄膜トランジスタの製造方法。
【請求項５】前記他方の導電型のソース・ドレインが
形成されるＭＯＳトランジスタ形成領域の前記ゲート電
極は前記半導体層の上方に形成されることを特徴とする
請求項１記載の薄膜トランジスタの製造方法。