KR100444771B1 - 반도체장치의 제조방법 - Google Patents
반도체장치의 제조방법Info
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- 238000000034 method Methods 0.000 title claims abstract description 22
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 230000008569 process Effects 0.000 title abstract description 15
- 239000012535 impurity Substances 0.000 claims abstract description 31
- 150000002500 ions Chemical class 0.000 claims abstract description 20
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 16
- 125000006850 spacer group Chemical group 0.000 claims abstract description 13
- 238000009792 diffusion process Methods 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 6
- 229920005591 polysilicon Polymers 0.000 claims abstract description 6
- 238000000151 deposition Methods 0.000 claims description 4
- 238000003672 processing method Methods 0.000 claims 1
- 230000005669 field effect Effects 0.000 description 6
- 239000000969 carrier Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/263—Bombardment with radiation with high-energy radiation
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- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
Abstract
본 발명은 LDD구조를 갖는 트랜지스터의 제조시 한번의 마스크 공정으로 LDD영역을 결정 및 조절할 수 있도록 한 반도체장치의 제조방법에 관한 것으로, 반도체기판 상에 게이트전극과 게이트산화막을 차례로 형성한 후 소오스/드레인용 폴리실리콘을 증착하고 제1불순물 이온을 주입하는 단계와, 소오스/드레인 영역이 가려지도록 감광막 패턴을 형성한 후 제2불순물 이온을 주입하는 단계와, 감광막 패턴측벽에 스페이서를 형성하는 단계와, 다시 제2불순물 이온을 주입하여 채널영역을 형성하는 단계와, 감광막 패턴과 스페이서를 제거하고 열공정하는 단계를 포함하여 이루어져 한번의 포토마스크 공정으로 LDD구조의 트랜지스터를 형성할 수 있다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 보다 상세하게는 LDD구조를 갖는 트랜지스터의 제조시 한번의 마스크 공정으로 LDD영역을 결정 및 조절할 수 있도록 한 반도체장치의 제조방법에 관한 것이다.
전계효과 트랜지스터(Field-Effect Transistor; FET)라 함은 다수 캐리어가 반도체 표면을 따라서 드리프트 하는 것을 게이트 전계에 의해 제어하는 방식의 트랜지스터를 말하는 것으로서 소수캐리어의 주입이 없으므로 축적효과에 의한 응답 속도의 저하가 없고, 잡음이 적은 장점이 있다. 전계효과 트랜지스터에는 게이트의 구조에 의해 접합형 전계효과 트랜지스터(Junction Field-Effect Transistor ; JFET)와 쇼트키 장벽 게이트형 및 절연 게이트형 전계효과 트랜지스터(Insulator Gate Field Effect Transistor ; IGFET)가 있다.
상기 절연 게이트형 전계효과 트랜지스터는 절연막을 삽입하고 게이트 전극을 설치한 구조의 전계효과 트랜지스터로 절연물 층에는 SiO2, Al2O3, Si3N4가 사용된다.
도1은 일반적인 반도체장치의 제조방법을 설명하기 위한 트랜지터의 게이트 형성공정을 단계적으로 나타낸 단면도이다.
도1a는 반도체기판(10) 위에 소자간 격리를 위한 필드산화막(20)을 형성하고 게이트산화막(30)과 게이트폴리막(40)을 차례대로 증착한 상태를 나타낸 단면도이다.
도1b는 도1a에서 증착된 게이트폴리막(40)과 게이트산화막(30)을 마스크를 통해 이방성식각하여 게이트전극(42)이 형성된 상태를 나타낸 단면도이다.
도1c는 게이트전극(42)을 형성한 후 불순물확산영역(50)이 형성될 부분에 p형 불순물을 얇게 도핑시켜 p-접합층(52)을 형성시킨 상태를 나타낸 단면도이다.
도1d는 도1c에서 p-로 LDD(Lightly Doped Drain)를 진행한 다음 게이트전극 (42) 양측면에 스페이서(60)를 형성한 후 p형 불순물을 강하게 주입시키고 열공정을 실시하여 불순물확산영역(50)의 p+접합층(54)을 형성한 상태를 나타낸 단면도이다.
위와 같이 반도체기판(10)에 게이트산화막(30), 게이트전극(42)을 형성하고 불순물확산영역(50)인 소오스/드레인이 형성될 채널영역 형성부분에 감광막 패턴을 형성하고 p-이온주입을 실시하고, 그 후 스페이서(60)를 형성한 후 다시 p+이온주입을 실시한 후 열공정을 실시하여 LDD구조의 트랜지스터를 형성하게 된다.
그런데 위와 같이 여러번의 포토마스크 공정을 실시하여 LDD구조를 형성하므로 미스얼라인(misalign), 이동, 회전의 가능성이 많고 선폭 변화로 LDD영역과 채널영역 길이 조정이 어렵다는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 반도체장치의 제조공정시 한번의 포토마스크 공정으로 LDD구조의 트랜지스터를 제조할 수 있도록 한 반도체장치의 제조방법을 제공함에 있다.
도1은 일반적인 반도체장치의 제조방법을 설명하기 위한 트랜지스터의 제조공정을 단계적으로 나타낸 단면도들이다.
도2는 본 발명에 의한 반도체장치의 제조방법을 설명하기 위한 트랜지스터의 제조공정을 단계적으로 나타낸 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 기판 20 : 필드산화막
30 : 게이트산화막 40 : 게이트폴리막
42 : 게이트전극 50 : 불순물확산영역
60 : 스페이서 70 : 폴리실리콘
80 : 감광막 패턴
상기와 같은 목적을 실현하기 위한 본 발명은 반도체기판 상에 게이트전극과 게이트산화막을 차례로 형성한 후 소오스/드레인용 폴리실리콘을 증착하고 제1불순물 이온을 주입하는 단계와, 소오스/드레인 영역이 가려지도록 감광막 패턴을 형성한 후 제2불순물 이온을 주입하는 단계와, 감광막 패턴측벽에 스페이서를 형성하는 단계와, 다시 제2불순물 이온을 주입하여 채널영역을 형성하는 단계와, 감광막 패턴과 스페이서를 제거하고 열공정하는 단계를 포함하여 이루어진다.
상기와 같은 본 발명은 한번의 포토마스트 공정으로 제1불순물 이온을 주입한 후 계속해서 반대도전형 불순물인 제2불순물 이온을 주입하여 저도핑 영역을 형성하고 스페이서를 형성한 후 계속해서 제2불순물 이온을 주입하여 채널영역을 형성함으로서 LDD구조의 트랜지스터를 제조하게 된다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2는 본 발명에 따른 반도체장치의 제조방법을 설명하기 위한 도면들로서 LDD구조 트랜지스터의 형성 공정을 단계적으로 나타낸 단면도들이다.
도2a는 반도체기판(10) 위에 게이트전극(42), 게이트산화막(30), 소오스/드레인을 형성하기 위한 폴리실리콘(70)을 증착한 후 폴리실리콘(70) 위에 p+형 불순물 이온으로 도핑을 실시하여 p+접합층(54)을 형성한 상태이다.
도2b는 p+접합층(54)에 소오스/드레인의 불순물확산영역(50)이 형성될 부분을 가릴 수 있도록 감광막 패턴(80)을 형성한 후 n+형 불순물 이온을 주입하는 상태이다.
이때 p+접합층(54)에 n+형 불순물이 주입되면 정공과 이온이 서로 결합되어 n+형 불순물이 주입된 부분은 저도핑된 p-접합층(52)으로 변하게 된다.
도2c는 p-접찹층(52)과 감광막 패턴(80) 전면에 절연막을 증착한 후 감광막 패턴(80)의 측벽에 절연막이 잔류하도록 블랭킷 식각공정을 실시하여 감광막 패턴(80)의 측벽에 스페이서(60)를 형성하고 다시 n+형 불순물 이온을 주입하여 p-접찹층(52) 가운데 노출되어 있는 부분에 n+형 불순물 이온이 주입되어 p-접합층(52)이 n-접합층(56)으로 전환되어 채널이 형성된 상태이다.
도2d는 도2c의 결과물의 감광막 패턴(80)과 스페이서(60)를 제거한 후 열공정을 실시하여 LDD구조의 트랜지스터를 형성한 상태이다.
위와 같이 p+접합층(54)을 형성한 후 한번의 포토마스크 공정으로 계속해서 n+형 불순물을 주입함으로서 p-접합층(52)을 형성하고 채널영역인 n-접합층(56)을 형성하게 된다.
상기한 바와 같이 본 발명은 LDD구조의 트랜지스터 형성시 한번의 포토마스크 공정을 통하여 LDD영역을 결정 및 조절할 수 있기 때문에 다수번에 의한 포토마스크 공정시 발생되는 미스얼라인, 이동, 회전등의 문제가 발생되지 않으며, 선폭 변화로 LDD영역과 채널 영역의 길이 조정이 쉽다는 이점이 있다.
Claims (2)
- 반도체기판 상에 게이트전극과 게이트산화막을 차례로 형성한 후 불순물확산영역을 형성하기 위한 폴리실리콘을 증착하고 제1불순물 이온을 주입하는 단계와,상기 불순물확산영역이 가려지도록 감광막 패턴을 형성한 후 제2불순물 이온을 주입하는 단계와,상기 감광막 패턴 측벽에 스페이서를 형성하는 단계와,상기 스페이서를 형성한 후 상기 제2불순물 이온을 주입하여 채널영역을 형성하는 단계와,상기 감광막 패턴과 상기 스페이서를 제거하고 열공정하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제1불순물 이온과 제2불순물이온은서로 반대도전형 불순물 이온인 것을 특징으로 하는 반도체장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970079362A KR100444771B1 (ko) | 1997-12-30 | 1997-12-30 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970079362A KR100444771B1 (ko) | 1997-12-30 | 1997-12-30 | 반도체장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990059165A KR19990059165A (ko) | 1999-07-26 |
| KR100444771B1 true KR100444771B1 (ko) | 2004-10-14 |
Family
ID=37362263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970079362A KR100444771B1 (ko) | 1997-12-30 | 1997-12-30 | 반도체장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100444771B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100620198B1 (ko) * | 2002-09-18 | 2006-09-01 | 동부일렉트로닉스 주식회사 | 반도체 소자 제조방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04158581A (ja) * | 1990-10-22 | 1992-06-01 | Sony Corp | 薄膜トランジスタ |
| JPH04162477A (ja) * | 1990-10-24 | 1992-06-05 | Sony Corp | 薄膜トランジスタ |
| JPH0582549A (ja) * | 1991-09-19 | 1993-04-02 | Nec Corp | 薄膜トランジスタの製造方法 |
| JPH0851212A (ja) * | 1994-08-05 | 1996-02-20 | Casio Comput Co Ltd | 薄膜トランジスタの製造方法 |
-
1997
- 1997-12-30 KR KR1019970079362A patent/KR100444771B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04158581A (ja) * | 1990-10-22 | 1992-06-01 | Sony Corp | 薄膜トランジスタ |
| JPH04162477A (ja) * | 1990-10-24 | 1992-06-05 | Sony Corp | 薄膜トランジスタ |
| JPH0582549A (ja) * | 1991-09-19 | 1993-04-02 | Nec Corp | 薄膜トランジスタの製造方法 |
| JPH0851212A (ja) * | 1994-08-05 | 1996-02-20 | Casio Comput Co Ltd | 薄膜トランジスタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990059165A (ko) | 1999-07-26 |
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