KR100620198B1 - 반도체 소자 제조방법 - Google Patents

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Abstract

본 발명은 임플란트 공정을 간소화한 반도체 소자의 제조방법에 관한 것이다. 즉, 본 발명은 반도체 소자 제조에 있어서 종래 게이트 측벽 스페이서 형성 전에 진행되었던 N/P LDD임플란트 공정과 측벽 스페이서 형성 후에 진행되었던 N/P 소오스/드레인 임플란트 공정을 게이트 측벽 스페이서 형성 후 동시에 진행함으로써 공정 회수를 감소시키며, 소자 제조비용을 줄일 수 있는 이점이 있다.

Description

반도체 소자 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1d는 종래 LDD, 소오스/드레인 형성을 위한 공정 수순도,
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 LDD, 소오스/드레인 형성을 위한 공정 수순도.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 제조시 임플란트(Implant) 공정을 간소화한 반도체 소자 제조방법에 관한 것이다.
최근 들어 반도체 소자의 대용량 고집적화 추세에 따라 반도체 소자들은 점점 더 소형화가 요구되고 있다. 이에 따라 게이트의 크기 또한 작아져 측벽 스페이서(Sidewall spacer)를 이용한 LDD(Lightly Doped Drain) 공정이 추가로 필요하게 되었다.
도 1a 내지 도 1d는 종래 반도체 소자의 제조공정시 LDD와 소오스/드레인(Source/Drain) 형성방법을 도시한 공정 수순도이다. 이하 상기 도 1a 내지 도 1d를 참조하여 종래 LDD와 소오스/드레인의 제조공정을 설명하면,
먼저 도 1a에서와 같이 게이트(Gate)(102) 식각 형성 후, 반도체 기판(100) 위에 N LDD 임플란트 공정을 위한 포토레지스트막(Photo-resist layer)(104)을 패터닝(Patterning) 형성하여, 상기 패터닝된 포토레지스트막(104)을 마스크로하여 N LDD 임플란트 공정을 수행한다.
그리고 도 1b에서와 같이 반도체 기판 전면에 캡 옥사이드막(Cap oxide layer)(106)을 증착시킨 후, P LDD 임플란트 공정을 위한 포토레지스트막(108)을 패터닝 형성하여, 상기 패터닝된 포토레지스트막(108)을 마스크로하여 P LDD 임플란트 공정을 수행한다.
이어 도 1c 및 도 1d에서와 같이 게이트 양 측벽에 나이트라이드(Nitride) 측벽 스페이서(110)를 증착 형성시킨 후, 포토레지스트 마스크(112,114)를 이용하여 N+, P+ 소오스/드레인 임플란트 공정을 차례로 수행하여 LDD 및 소오스/드레인을 형성시키게 된다.
그러나 상기한 종래 LDD 및 소오스/드레인 제조방법에서는 측벽 스페이서를 이용한 LDD 형성공정 추가에 따라 상기 LDD와 소오스/드레인 형성을 위한 각각의 임플란트 공정이 필요하게 되어 공정의 횟수가 증가하게 되는 문제점이 있었다.
따라서, 본 발명의 목적은 반도체 소자의 제조시 임플란트 공정을 간소화한 반도체 소자 제조방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명은 반도체 소자 제조방법에 있어서, (a)게이트 식각 형성 후, 캡 옥사이드막을 증착시키는 단계와; (b)상기 캡 옥사이 드막 상부에 옥사이드막을 게이트 측벽 스페이서 형성물질로 증착시키는 단계와; (c)상기 옥사이드막 위에 포토레지스트막을 도포시키는 단계와; (d)상기 옥사이드막을 게이트 측벽 스페이서로 형성시키기 위한 마스크로 상기 포토레지스트막을 패터닝시키는 단계와; (e)상기 패터닝된 포토레지스트막을 마스크로하여 상기 옥사이드막을 측벽 스페이서로 식각 형성시키는 단계와; (f)상기 게이트 양측 활성화 영역에 N/P 소오스/드레인 임플란트 공정을 순차적으로 수행하는 단계와; (g)상기 N/P 소오스/드레인 임플란트 공정을 통해 스페이서 하단부에는 LDD영역을 형성시키며, 게이트 양측 활성화 영역에는 소오스/드레인을 형성시키는 단계;를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예의 동작을 상세하게 설명한다.
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 반도체 소자 제조공정시 임플란트 공정을 간소화시킨 LDD 및 소오스/드레인 형성방법을 도시한 공정 수순도이다. 이하 상기 도 2a 내지 도 2e를 참조하여 본 발명의 LDD와 소오스/드레인의 제조공정을 상세히 설명하기로 한다.
먼저 도 2a에서와 같이 게이트(204) 상부에 캡 옥사이드막(202)을 증착시킨 후, 상기 캡 옥사이드막(202) 상부에 게이트 측벽 스페이서 형성을 위한 옥사이드막(Oxide layer)(206)을 다시 증착 형성시킨다. 이때 상기 옥사이드막(206)의 두께는 임플란트 에너지와 도즈(Dose)양 및 막에 따라 달라지며, 700Å 전/후의 두께로 증착된다. 그리고 본 발명에서는 상기 측벽 스페이서 형성 물질로 옥사이드막을 증착시켰으나 측벽 스페이서 물질로는 옥사이드 대신 나이트라이드가 사용될 수도 있다.
이어 도 2b에서와 같이 웨이퍼 전면을 BARC(Bottom Anti-Reflect Coatinf)막 또는 포토레지스트막(208)으로 도포한 후, 게이트 측벽 스페이서 형성을 위한 마스크로 패터닝시킨다. 이때 상기 옥사이드막위에 도포되는 BARC 또는 포토레지스트막(208)은 상기 패터닝 수행시 게이트 상부에 증착된 캡 옥사이드막(202) 보다 높게 형성되지 않도록 한다.
그리고 도 2c에서와 같이 상기 패터닝된 포토레지스트막(208) 또는 BARC막을 마스크로하여 옥사이드막(206)에 대해 타임식각(Time etch)을 진행한 후, BARC막 또는 포토레지스트막(208)을 제거시킨다. 이때 상기 옥사이드막 대신 나이트라이드막을 게이트 측벽 스페이서 물질로 증착시킨 경우에는 캡 옥사이드막이 오픈(Open)될 때 EPD를 잡고, OE(Over etch)를 진행한 후, BARC나 포토레지스트막(208)을 제거시키게 된다.
이어 도 2d에서와 같이 게이트 양 측벽에 형성된 측벽 스페이서(206)를 마스크로 이용하여 N+, P+ 소오스/드레인 임플란트 공정을 수행시킨다. 이와 같이 진행하는 경우 상기 옥사이드 또는 나이트라이드막이 임플란트 보호 역할을 수행하여 동일한 에너지와 도즈(Dose)로 공정을 진행하는 경우에도 도 2e에서와 같은 LDD영역(210)이 형성 가능하게 된다.
한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.
이상에서 설명한 바와 같이, 본 발명은 반도체 소자 제조에 있어서 종래 게이트 측벽 스페이서 형성 전에 진행되었던 N/P LDD임플란트 공정과 측벽 스페이서 형성 후에 진행되었던 N/P 소오스/드레인 임플란트 공정을 게이트 측벽 스페이서 형성 후 동시에 진행함으로써 공정 회수를 감소시키며, 소자 제조비용을 줄일 수 있는 이점이 있다.

Claims (4)

  1. 반도체 소자 제조방법으로서,
    (a)게이트(204) 식각 형성 후, 캡 옥사이드막(202)을 증착시키는 단계와,
    (b)상기 캡 옥사이드막(202) 상부에 옥사이드막(206)을 게이트 측벽 스페이서 형성물질로 증착시키는 단계와,
    (c)상기 옥사이드막(206) 위에 포토레지스트막을 도포시키는 단계와,
    (d)상기 옥사이드막(206)을 게이트 측벽 스페이서로 형성시키기 위한 마스크로 상기 포토레지스트막을 패터닝시키는 단계와,
    (e)상기 패터닝된 포토레지스트막(208)을 마스크로하여 상기 옥사이드막(206)을 측벽 스페이서로 식각 형성시키는 단계와,
    (f)상기 게이트 양측 활성화 영역에 N/P 소오스/드레인 임플란트 공정을 순차적으로 수행하는 단계와,
    (g)상기 N/P 소오스/드레인 임플란트 공정을 통해 스페이서 하단부에는 LDD영역(210)을 형성시키며, 게이트 양측 활성화 영역에는 소오스/드레인을 형성시키는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  2. 제1항에 있어서,
    상기 (b)단계에서, 상기 게이트 측벽 스페이서 형성물질로는, 나이트라이드막이 증착되는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제1항에 있어서,
    상기 (c)단계에서, 상기 옥사이드막(206)의 측벽 스페이서 식각 형성을 위한 마스크 패턴막(208)으로는 BARC막이 사용되는 것을 특징으로 하는 반도체 소자 제조방법.
  4. 제3항에 있어서,
    상기 (c)단계에서, 상기 옥사이드막(206)의 측벽 스페이서 식각 형성을 위한 마스크 패턴막(208)은, 상기 게이트(204) 상부에 증착된 캡 옥사이드(202)의 높이보다 낮게 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
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Citations (4)

* Cited by examiner, † Cited by third party
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JPH08186256A (ja) * 1994-12-29 1996-07-16 Sony Corp Ｌｄｄ構造のトランジスタの製造方法及びトランジスタ
KR100197530B1 (ko) * 1995-12-30 1999-06-15 김영환 반도체 소자의 제조방법
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