KR100197530B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 원은 반도체 소자의 제조방법을 개시한다. 개시된 본 원은 반도체 기판상에 게이트 산화막, 도핑된 폴리실리콘막, 질화막을 순차적으로 형성하는 단계와, 질화막 상부에 감광막 패턴을 형성하는 단계와, 질화막의 형태로 하부의 질화막을 식각하고, 연속적으로 도핑된 폴리실리콘막을 과소 식각하는 단계와, 노출된 폴리실리콘을 소정 깊이만큼 열산화하는 단계와, 그리고 열산화막과 질화막을 식각하여 미세한 게이트 전극을 형성하는 단계와, 전체 구조 상부에 소자의 드레인 예정 영역이 노출되도록 감광막 패턴을 형성하는 단계와 노출된 기판 부위에 저농도 불순물 영역을 형성하는 단계와, 상기 결과물 상부에 텅스텐 실리사이드를 증착하고, 기판상의 게이트 산화막이 노출되도록 이방성 식각하는 단계 및 구조물 전면에 고농도 불순물을 이온 주입하여 고농도 불순물 영역을 형성하는 단계를 구비하는 것을 특징으로 한다.
Description
제1도는 종래의 반도체 소자의 제조방법에 따라 형성된 반도체 소자의 단면도.
제2도는 (a) 내지 (f)는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 순서도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 13 : 폴리실리콘막
14 : 질화막 15,17 : 감광막 패턴
16 : 열산화막 18 : 텅스텐 실리사이드 스페이서
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는 임계 치수보다도 미세하면서, 비대칭 접합 영역을 형성하여 동작 특성이 우수한 게이트 전극을 형성할 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적인 반도체 소자의 구성은, 반도체 기판상에 박막의 게이트 산화막을 형성하고, 그 상부에 도핑된 폴리실리콘층을 형성한다음, 소정 크기로 식각하여, 소자의 게이트 전극을 형성하였다 그러나, 이렇게 형성된 게이트 전극은 미세 배선폭의 요구 및 3.3V 이하의 저전압 구동에 부응하지 못하여 종래에는 제1도에 도시된 바와 같은 역 T자형 게이트 전극이 제안되었다.
이에 대하여 좀더 구체적으로 살펴보면, 도시된 바와 같이, 반도체 기판(1) 상부에 50 내지 150Å 두께의 게이트 산화막(2)을 형성하고, 그 상부에 1000 내지 1500Å 두께의 도핑된 폴리실리콘막(3)과, 1000 내지 2000Å 두께의 텅스텐 실리사이드막(4)을 순차적으로 형성한다. 이어서, 상기 텅스텐실리사이드막(4) 상부에 게이트 전극용 감광막 패턴(도시되지 않음)을 형성하고, 그 마스크 패턴의 형태로 하부의 텅스텐 실리사이드막(4)과 도핑된 폴리실리콘막(3)을 이방성 식각하되, 상기 도핑된 폴리실리콘막(3)은 약 50 내지 200Å 정도 잔류하도록 과소 식각한다. 그후, 불순물의 이온 주입 공정에 의하여 접합 영역(도시되지 않음)을 형성한다.
그러나, 상기와 같은 종래의 방법에 따르게 되면, 상기 텅스텐 실리사이드막과 도핑된 폴리실리콘막과의 식각 균일도의 차이에 의하여 도핑된 폴리실리콘을 과소 식각하여 하단에 50 내지 200Å 정도 잔류시키기 어려워 소자의 신뢰성을 저하시키게 되는 문제점이 발생하였다.
따라서, 본 발명은 텅스텐 실리사이드막과 도핑된 실리사이드로 구성된 역 T자형의 게이트 전극 형성공정시 효과적으로 식각하여 임계 치수 이하의 게이트 전극을 형성할 수 있는 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 반도체 기판상에 게이트 산화막, 도핑된 폴리실리콘막, 질화막을 순차적으로 형성하는 단계; 상기 질화막 상부에 감광막 패턴을 형성하는 단계; 상기 질화막의 형태로 하부의 질화막을 식각하고, 연속적으로 도핑된 폴리실리콘막을 과소 식각하는 단계; 상기 노출된 폴리실리콘을 소정 깊이만큼 열산화하는 단계; 상기 열산화막과 질화막을 식각하여 미세한 게이트 전극을 형성하는 단계; 전체 구조 상부에 소자의 드레인 예정 영역이 노출되도록 감광막 패턴을 형성하는 단계; 상기 노출된 기판 부위에 저농도 불순물 영역을 형성하는 단계; 상기 결과물 상부에 텅스텐 실리사이드를 증착하고, 기판상의 게이트 산화막이 노출되도록 이방성 식각하는 단계; 상기 구조물 전면에 고농도 불순물을 이온 주입하여 고농도 불순물 영역을 형성하는 단계를 구비하는 것을 특징으로 한다.
바람직하게는, 상기 도핑된 폴리실리콘막의 과소 식각 단계에서, 폴리실리콘은 증착된 두께의 50% 만큼 식각하는 것을 특징으로 하고, 열산화막의 두께는 350 내지 650Å인 것을 특징으로 한다.
이하, 첨부한 도면에 의거하여 본 발명을 자세히 설명하기로 한다.
첨부한 도면 제2도 (a) 내지(f)는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 순서도이다.
먼저, 제2도(a)에 도시된 바와 같이, 반도체 기판(11) 상부에 50 내지 150Å 정도의 게이트 산화막(12)과, 1000 내지 1500Å 두께의 도핑된 폴리실리콘막(13)과, 500 내지 1000Å 두께의 질화막(14)을 순차적을 형성한다음, 상기 질화막 상부에 소정 크기의 감광막 패턴(15)을 형성한다. 이때, 도면에 표시된 L은 감광막 패턴의 크기를 의미한다.
이어서, 제2도 (b)에서와 같이, 상기 감광막 패턴(15)을 식각 마스크로 하여 상기 질화막(14) 및 폴리실리콘막(13)을 이방성 식각하되, 상기 폴리실리콘막(13)은 증착 두께의 2분의 1정도만이 식각되도록 과소 식각한다.
그리고, 상기 이방성 식각시 질화막을 식각하기 위한 식각 가스는 SF6가스로 식각하고, 폴리실리콘막은 HBr, Cl2가스로 동일한 식각 챔버내에서 인 시튜(in-situ)방식으로 식각한다.
그리고, 제2도 (c)에 도시된 바와 같이, 상기 질화막(14)을 산화 방지막으로 하여 노출된 폴리실리콘막을 산화시킨다. 그 산화시킨 범위는 하부의 게이트 산화막 상부에 존재하는 폴리실리콘막이 100 내지 150Å 되도록 산화함이 바람직하고, 상기 폴리실리콘이 열산화되어 형성된 열산화막(16)의 두께는 350 내지 650Å가 되도록 한다.
그런다음, 제2도 (d)에 도시된 바와 같이, 상기 전체 구조물 상부에 존재하는 질화막(14)을 인산용액으로 제거하고, 열산화막(16)을 HF용액으로 제거한다. 상기와 같은 공정을 진행하게 되면, 게이트 전극의 형태로 패터닝 하기 위한 임계치수 즉, 감광막 패턴의 크기(L)보다 미세한 폭(1)으로 정의할 수 있다.
그런다음, 제2도 (e)에 도시된 바와 같이, 상기 구조물 상부에 감광막을 도포하고, 상기 소자의 드레인 예정 부위가 노출되도록 노광 및 현상하여 제2감광막 패턴(17)을 형성한다음, 노출된 기판면에 인 원자를 1×1011~1×1016cm2의 농도와, 60 내지 l00KeV의 에너지 범위로 이온 주입하여 저농도 불순물 영역(18)을 형성한다.
그런다음, 제2도 (f)에 도시된 바와 같이, 전체 구조물 상부에 텅스텐 실리사이드막을 1000 내지 3000Å 정도 증착하고, SF6가스와 Cl 가스를 이용하여 비등방성 식각하여 반도체 기판면에 게이트 산화막을 노출시킴과 동시에 텅스텐 실리사이드 스페이서(19)를 형성한 다음에 비소 원자(As) 원자를 1×1013~1×1018cm2의 농도와, 60 내지 120KeV의 조건으로 이온 주입하여 고농도 불순물 영역(20)을 형성하여 역 T자형의 미세 게이트 전극을 구비한 반도체 소자를 제조한다.
이상에서 자세히 설명한 바와 같이, 본 발명에 따르면, 텅스텐 실리사이드와 도핑된 폴리실리콘막간의 식각 균일도의 차이로 인한 식각 결함을 최소화하고, 임계 치수보다 미세한 게이트 전극을 형성함과 동시에 비대칭 접합영역을 형성하여 소자의 특성을 향상시킬 수 있다.
Claims (3)
- 반도체 기판상에 게이트 산화막, 도핑된 폴리실리콘막, 질화막을 순차적으로 형성하는 단계; 상기 질화막 상부에 감광막 패턴을 형성하는 단계; 상기 질화막의 형태로 하부의 질화막을 식각하고, 연속적으로 도핑된 폴리실리콘막을 과소 식각하는 단계; 상기 노출된 폴리실리콘을 소정 깊이만큼 열산화하는 단계; 상기 열산화막과 질화막을 식각하여 미세한 게이트 전극을 형성하는 단계; 전체 구조 상부에 소자의 드레인 예정 영역이 노출되도록 감광막 패턴을 형성하는 단계; 상기 노출된 기판 부위에 저농도 불순물 영역을 형성하는 단계; 상기 결과물 상부에 텅스텐 실리사이드를 증착하고, 기판상의 게이트 산화막이 노출되도록 이방성 식각하는 단계; 상기 구조물 전면에 고농도 불순물을 이온 주입하여 고농도 불순물 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 도핑된 폴리실리콘막의 과소 식각 단계에서, 폴리실리콘은 증착된 두께의 50% 만큼 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 폴리실리콘의 열산화 단계에 있어서, 열산화막의 두께는 350 내지 650Å인 것을 특징으로 하는 반도체 소자의 제조방법.
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1995
- 1995-12-30 KR KR1019950069547A patent/KR100197530B1/ko not_active IP Right Cessation
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| KR100620198B1 (ko) * | 2002-09-18 | 2006-09-01 | 동부일렉트로닉스 주식회사 | 반도체 소자 제조방법 |
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