KR100396686B1 - 반도체소자의콘택홀형성방법 - Google Patents

반도체소자의콘택홀형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 콘택홀 형성방법에 관한 것으로 특히, 자동정렬법을 이용한 콘택홀 형성방법 중 게이트전극의 측면에 형성하는 측벽 스페이서와 식각 선택비가 다른 물질로 평탄화 절연막을 형성하고, 이 평탄화 절연막과 동일한 물질로 상기 측벽 스페이서의 측면에 또다른 측벽 스페이서를 형성하여 콘택홀 식각 공정의 마진을 증가시킬 수 있는 반도체소자의 콘택홀 형성방법에 관한 것이다.
본 발명에 따른 반도체소자의 콘택홀 형성방법은 반도체 기판상에 다수의 게이트 전극을 형성하는 단계와, 상기 게이트전극의 측면에 제 1 절연물질로 제 1 측벽 스페이서를 형성하는 단계와, 상기 제 1 측벽 스페이서의 측면에 상기 제 1 절연물질과 상이한 식각 선택비를 갖는 제 2 절연물질로 제 2 측벽 스페이서를 형성하는 단계와, 상기 게이트전극을 포함한 전면에 상기 제 2 절연물질로 평탄화 절연막을 형성하는 단계와, 상기 제 2 절연물질에 대해 높은 식각율을 갖는 조건으로 상기 평탄화 절연막을 선택적으로 제거하여 상기 게이트전극 사이에 콘택홀을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

Description

반도체소자의 콘택홀 형성방법
본 발명은 반도체소자의 콘택홀 형성방법에 관한 것으로 특히, 자동정렬법 (Self-Align)을 이용한 콘택홀 공정의 마진을 증가시키기 위한 반도체소자의 콘택홀 형성방법에 관한 것이다.
일반적으로 자동정렬법에 의한 반도체소자의 콘택홀 형성방법은 게이트전극의 측면에 측벽 스페이서를 형성한 후, 게이트전극 및 측벽 스페이서를 포함한 전면에 측벽 스페이서와 식각선택비가 다른 절연막을 형성하여, 상기 게이트전극의사이의 절연막에 콘택홀을 형성할 때 상기 절연막과 측벽 스페이서의 식각선택비가 다르다는 것을 이용하여 콘택홀을 형성하는 기술로서, 기존의 콘택홀 형성방법의 문제점인 하부 전도선과의 오버레이(Overlay) 한계를 극복하고 셀(cell) 크기를 감소시킬 수 있는 기술이며, 특히 셀 크기가 작아지는 64M 디램(DRAM)급 이상의 소자에서는 아주 유용한 방법이다.
이와 같은 종래 반도체소자의 콘택홀 형성방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 1a내지 도 1f는 종래 반도체소자의 콘택홀 형성공정 단면도이다.
먼저, 도 1a에 나타낸 바와 같이 반도체기판(1)상에 게이트산화막(2), 게이트전극용 폴리실리콘층(3) 및 캡게이트산화막(4)을 차례로 형성한후 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 일정간격으로 게이트전극(3)을 형성한다.
도 1b에 나타낸 바와 같이 상기 게이트전극(3)을 포함한 기판전면에 질화막을 형성한후 에치백하여 게이트전극(3)의 측면에 측벽 스페이서(5)로 형성한다. 이때, 도면상에는 도시하지 않았지만 측벽 스페이서(5)형성후 소오스/드레인 영역을 형성하기 위하여 통상적인 공정으로 고농도 불순물 이온을 주입하고 활성화시켰다. 그리고, 측벽 스페이서(5) 아래의 반도체기판(1)에는 LDD영역이 형성되어 있다,
도 1c에 나타낸 바와 같이 상기 게이트전극(3) 및 측벽 스페이서(5)를 포함한 기판전면에 산화막(6)을 형성한후 평탄화공정을 실시한다.
도 1d에 나타낸 바와 같이 상기 산화막(6) 전면에 감광막(PR)을 형성한후 노광 및 현상공정으로 콘택홀 형성영역을 정의하여 감광막(PR)을 패터닝한다. 이때, 상기 게이트전극(3) 사이의 산화막(6)이 노출되도록 패터닝한다.
도 1e에 나타낸 바와 같이 상기 패터닝된 감광막(PR)을 마스크로 이용한 식각공정으로 상기 산화막(6)을 선택적으로 제거하여 게이트전극(3) 사이의 기판이 드러나도록 콘택홀(7)을 형성한다.
도 1f에 나타낸 바와 같이 상기 감광막(PR)을 제거하여 콘택홀(7) 형성공정을 완료한다.
종래 반도체소자의 콘택홀 형성방법에 있어서는 반도체소자가 고집적화 할수록 게이트전극 사이의 폭이 줄어듦에 따라 높은 C/F 가스비를 이용한 식각공정으로 식각이 멈추는 현상이 발생하고 질화막으로된 측벽 스페이서에 대한 확실한 식각선택비의 확보가 어려운 문제점이 있었다.
본 발명은 상기한 바와 같은 종래 반도체소자의 콘택홀 형성방법의 문제점들을 해결하기 위하여 안출한 것으로 자동정렬법을 이용한 콘택홀 식각시 콘택 마진을 증가시킬수 있는 반도체소자의 콘택 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 종래 반도체소자의 콘택홀 형성공정 단면도
도 2a 내지 도 2f는 본 발명에 따른 반도체소자의 콘택홀 형성공정 단면도
도면의 주요 부분에 대한 부호 설명
10 : 반도체기판 11 : 게이트절연막
12 : 게이트전극 13 : 캡게이트절연막
14 : 제 1 측벽 스페이서 15 : 제 2측 벽 스페이서
16 : 산화막 17 : 콘택홀
본 발명에 따른 반도체소자의 콘택홀 형성방법은 반도체 기판상에 다수의 게이트 전극을 형성하는 단계와, 상기 게이트전극의 측면에 제 1 절연물질로 제 1 측벽 스페이서를 형성하는 단계와, 상기 제 1 측벽 스페이서의 측면에 상기 제 1 절연물질과 상이한 식각 선택비를 갖는 제 2 절연물질로 제 2 측벽 스페이서를 형성하는 단계와, 상기 게이트전극을 포함한 전면에 상기 제 2 절연물질로 평탄화 절연막을 형성하는 단계와, 상기 제 2 절연물질에 대해 높은 식각율을 갖는 조건으로 상기 평탄화 절연막을 선택적으로 제거하여 상기 게이트전극 사이에 콘택홀을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이와 같은 본 발명에 따른 반도체 소자의 콘택홀 형성방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체소자의 콘택홀 형성공정 단면도이다.
먼저, 도 2a에 나타낸 바와 같이 반도체기판(10)상에 게이트절연막(11), 게이트 전극용 폴리실리콘층(12) 및 캡게이트절연막(13)을 차례로 형성한후 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 일정간격으로 게이트전극(12)을 형성하다.
도 2b에 나타낸 바와 같이 상기 게이트전극(12)을 포함한 기판전면에 질화막을 형성한후 에치백하여 게이트전극(12)의 측면에 제 1 측벽 스페이서(14)로 형성한다. 그다음, 상기 제 1 측벽 스페이서(14) 및 게이트전극(12) 전면에 산화막을 형성한후 에치백하여 제 1 측벽 스페이서(14)의 측면에 제 2 측벽 스페이서(15)를 형성한다.
이때, 상기 제 1, 제 2 측벽 스페이서(14)(15)의 두께는 통상적인 LDD영역의 두께를 유지할 수 있도록 종래의 단일 측벽 스페이서의 두께와 동일하도록 형성한다.
도 2c에 나타낸 바와 같이 상기 게이트전극(12) 및 제 1, 제 2 측벽 스페이서(14)(15)를 포함한 기판전면에 산화막(16)을 형성한후 평탄화공정으로 산화막 (16)을 평탄화시킨다.
도 2d에 나타낸 바와 같이 상기 산화막(16) 전면에 감광막(PR)을 형성한후 노광 및 현상공정으로 콘택홀 형성영역을 정의하여 감광막(PR)을 패터닝한다. 이때, 상기 게이트전극(12)사이의 산화막(16)이 노출되도록 패터닝한다.
도 2e에 나타낸 바와 같이 상기 패터닝된 감광막(PR)을 마스크로 이용한 식각공정으로 상기 산화막(16)을 선택적으로 제거하여 게이트전극(12)사이의 기판이 드러나는 콘택홀(17)을 형성한다. 이때, 상기 제 2 측벽 스페이서(15)는 산화막 (16)과 식각선택비가 동일하므로 콘택홀(17)을 형성하는 공정에서 어느정도 제거된다.
도 2f에 나타낸 바와 같이 상기 감광막(PR)을 제거하여 자동정렬법에 의한 콘택홀(17)형성공정을 완료한다.
본 발명에 따른 반도체소자의 콘택홀 형성방법은 게이트전극의 측면에 평탄화용 절연막과 식각선택비가 다른 제 1 측벽 스페이서를 형성하고 상기 제 1 측벽 스페이서의 측면에 평탄화용 절연막과 동일한 식각선택비를 갖는 제 2 측벽 스페이서를 형성하여 콘택홀 형성공정시 평탄화용 절연막을 식각하는 공정에서 제 2 측벽 스페이서도 같이 식각하여 반도체소자의 집적화로 인해 콘택홀의 폭이 줄어들더라도 콘택 마진을 증가시킬수 있고, 또한 식각공정이 중지하는 등의 문제를 방지할수 있는 효과가 있다.

Claims (4)

  1. 반도체 기판상에 다수의 게이트 전극을 형성하는 단계;
    상기 게이트전극의 측면에 제 1 절연물질로 제 1 측벽 스페이서를 형성하는 단계;
    상기 제 1 측벽 스페이서의 측면에 상기 제 1 절연물질과 상이한 식각 선택비를 갖는 제 2 절연물질로 제 2 측벽 스페이서를 형성하는 단계;
    상기 게이트전극을 포함한 전면에 상기 제 2 절연물질로 평탄화 절연막을 형성하는 단계;
    상기 제 2 절연물질에 대해 높은 식각율을 갖는 조건으로 상기 평탄화 절연막을 선택적으로 제거하여 상기 게이트전극 사이에 콘택홀을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  2. 제 1항에 있어서,
    상기 제 1 절연물질은 질화막으로 형성하고 상기 제 2 절연물질은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  3. 제 1항에 있어서,
    상기 제 1, 제 2 측벽 스페이서의 총 두께가 트랜지스터 LDD 영역의 두께와 동일하도록 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  4. 제 1항에 있어서,
    상기 콘택홀 형성시에 상기 제 2 측벽 스페이서도 어느 정도 제거되는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
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