KR100529438B1 - 반도체 측벽 스페이서 제조 방법 - Google Patents

Abstract

본 발명은 반도체 측벽 스페이서(sidewall spacer) 제조 기술에 관한 것으로, 반도체 기판 상에 게이트 산화막을 형성하고 게이트 산화막 상부에 폴리층을 증착시켜 게이트 영역을 형성하는 단계와, 게이트 영역 상에 라이너(liner) 질화막을 증착하고 라이너 질화막을 식각함으로써 질화막 측벽을 형성하는 단계와, 질화막 측벽이 형성된 패턴 상부에 산화막을 증착한 다음 산화막을 식각함으로써 질화막/산화막 이중 구조의 측벽을 형성하는 단계와, HF 세정 공정을 수행하여 등방성 식각(Isotropic etch)으로 산화막 측벽의 일부를 제거하되 산화막 측벽이 질화막 측벽 하부에만 형성되도록 하는 단계와, PMD를 증착하여 갭필을 형성하는 단계를 포함한다. 본 발명에 따르면, 스페이서를 질화막/산화막의 이중 구조로 형성하고 이후 진행되는 코발트 스퍼터링(Cobalt Sputtering) 전 HF 세정에 의하여 측벽의 산화막을 일정량 제거하여 PMD(Pre Metal Dielectric) 갭필 마진을 향상시키고 소자의 구동 특성을 안정화시키는 효과가 있다.

Description

반도체 측벽 스페이서 제조 방법{METHOD FOR MANUFACTURING A SIDEWALL SPACER IN A SEMICONDUCTOR DEVICE}

본 발명은 반도체 측벽 스페이서 제조 기술에 관한 것으로, 특히, PMD(Pre Metal Dielectric) 갭필 마진을 향상시키는데 적합한 반도체 측벽 스페이서 제조 방법에 관한 것이다.

일반적으로, 스페이서의 역할은 라이트 도핑(light Doping)인 LDD(Light Doped Drain) 영역과 S/D(Source/Drain) 영역을 분리해 주고, 후속 공정에서 실리사이드(silicide) 형성시 기판과 게이트의 분리 역할 뿐만 아니라, 콘택트 미스얼라인(contact misalign)의 마진을 높여주는 역할까지 하고 있다.

도 1은 종래의 전형적인 반도체 측벽 스페이서 제조 과정을 나타낸 공정 단면도이다.

스페이서를 형성하기 위해서는, 먼저 기판(100)위에 게이트 산화막을 형성하고, 그 상부에 폴리층을 증착시켜 게이트(102)를 형성한다.

이후, 이렇게 형성된 게이트(102)를 따라 기판에 LDD를 형성하고 난 다음, 질화막(104)을 증착하여 이를 식각하면 게이트 주위로 측벽이 형성된다.

형성된 측벽과 기판(100)에 임플란트를 진행하여 S/D 영역을 형성하고, PMD(108)를 증착한 후 갭필을 형성하여 측벽 스페이서 제조 과정을 종료한다.

그런데, 이러한 종래의 측벽 형성 방법에서는 소자가 고집적화되어 갈수록 게이트 간격이 작아지고 이에 따라 측벽간의 간격도 작아지는데, 이러한 현상은 PMD 증착시 갭필을 어렵게 한다는 단점이 있다.

즉, 도 1에 도시한 바와 같이, 측벽간의 간격이 너무 좁아져서 불완전한 갭필 영역(A)이 발생될 수 있는데, 이러한 불완전한 PMD 갭필은 이후 소자에 치명적인 문제들, 예컨대, 리키지(leakage) 등과 같은 제반 문제를 야기시키게 되었다.

본 발명은 상술한 문제를 해결하기 위해 안출한 것으로, 질화막/산화막의 이중 구조를 갖는 측벽을 형성하여 이후 진행되는 코발트 스퍼터링 전 HF 세정에 의하여 측벽의 산화막을 일정량 제거하여 PMD 갭필 마진을 향상시키고 소자의 구동 특성을 안정화하도록 한 반도체 측벽 스페이서 제조 방법을 제공하는데 그 목적이 있다.

이러한 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따르면, 반도체 측벽 스페이서 제조 방법으로서, 반도체 기판 상에 게이트 산화막을 형성하고, 게이트 산화막 상부에 폴리층을 증착시켜 게이트 영역을 형성하는 단계와; 게이트 영역 상에 라이너(liner) 질화막을 증착하고, 라이너 질화막을 식각함으로써 질화막 측벽을 형성하는 단계와; 질화막 측벽이 형성된 패턴 상부에 산화막을 증착한 다음, 산화막을 식각함으로써 질화막/산화막 이중 구조의 측벽을 형성하는 단계와; HF 세정 공정을 수행하여 등방성 식각(Isotropic etch)으로 산화막 측벽의 일부를 제거하되 산화막 측벽이 질화막 측벽 하부에만 형성되도록 하는 단계와; PMD를 증착하여 갭필을 형성하는 단계를 포함하는 반도체 측벽 스페이서 제조 방법을 제공한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.

도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따라 구현된 질화막/산화막 이중 구조의 반도체 측벽 스페이서 제조 과정을 설명하기 위한 공정 단면도이다.

먼저, 도 2a에서는 반도체 기판(100) 상에 게이트 산화막(101)을 형성하고, 그 상부에 폴리층을 증착시킨 후 선택적인 식각 공정을 수행하여 임의의 패턴을 갖는 게이트(102)를 형성한다. 이때, 폴리층 상부에는 버퍼 산화막(103)이 적층될 수 있다.

그런 다음, 도 2b에서는 이러한 게이트(102) 영역 상에 라이너(liner) 질화막(104)을 증착하고, 도 2c로 진행하여 이 라이너 질화막(104)을 식각함으로써 질화막 측벽을 형성한다.

이후, 도 2d에서는 도 2c의 패턴 상부에 산화막(106)을 증착한 다음 이 산화막(106)을 식각함으로써, 본 실시예에 따른 질화막(104)/산화막(106) 이중 구조의 측벽을 형성한다. 이때, 이러한 질화막(104)/산화막(106) 이중 구조의 측벽은 도 1의 일반적인 질화막 측벽과 그 폭이 동일하게 형성됨을 특징으로 한다.

이후, 형성된 이중 구조 측벽과 기판(100)에 임플란트를 진행하여 S/D 영역을 형성하고, 도 2e로 진행한다.

도 2e에서는, HF 세정 공정을 수행하여 등방성 식각(Isotropic etch)으로 산화막(106)을 일정량 제거함으로써, 산화막(106)의 일부가 질화막 측벽(104)의 하부측에만 형성되도록 하여 측벽간의 간격을 보다 충분히 확보하도록 한다. 이러한 HF 세정 공정은 코발트 스퍼터링 이전에 진행되는 선 세정 공정이다.

끝으로, 도 2f에서는, PMD(108)를 증착하여 갭필을 형성한다.

도 1과 비교하여, 본 발명에 따른 측벽 스페이서 구조는 측벽간의 간격이 충분하기 때문에 보다 우수한 갭필 능력을 나타냄을 알 수 있다.

본 발명에 따르면, 질화막/산화막의 이중 구조를 갖는 측벽을 형성하고 외측 스페이서를 일부 제거함으로써 PMD 갭필 마진을 향상시키고 소자의 안정성을 높일 수 있다.

이상, 본 발명을 실시예에 근거하여 구체적으로 설명하였지만, 본 발명은 이러한 실시예에 한정되는 것이 아니라, 후술하는 특허청구범위내에서 여러 가지 변형이 가능한 것은 물론이다.

도 1은 종래의 반도체 측벽 스페이서 제조 과정을 설명하기 위한 공정 단면도,

도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따라 구현된 질화막/산화막 이중 구조의 반도체 측벽 스페이서 제조 과정을 설명하기 위한 공정 단면도.

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Claims (2)

1. 반도체 측벽 스페이서 제조 방법으로서,

   반도체 기판 상에 게이트 산화막을 형성하고, 상기 게이트 산화막 상부에 폴리층을 증착시켜 게이트 영역을 형성하는 단계와,

   상기 게이트 영역 상에 라이너 질화막을 증착하고, 상기 라이너 질화막을 식각함으로써 질화막 측벽을 형성하는 단계와,

   상기 질화막 측벽이 형성된 패턴 상부에 산화막을 증착한 다음, 상기 산화막을 식각함으로써, 질화막/산화막 이중 구조의 측벽을 형성하는 단계와,

   HF 세정 공정을 수행하여 등방성 식각으로 상기 산화막 측벽의 일부를 제거하되, 상기 산화막 측벽이 상기 질화막 측벽 하부에만 형성되도록 하는 단계와,

   PMD를 증착하여 갭필을 형성하는 단계

   를 포함하는 반도체 측벽 스페이서 제조 방법.
2. 제 1 항에 있어서,

   상기 질화막/산화막 이중 구조의 측벽은 단일 질화막 측벽과 그 폭이 동일하게 형성되는 것을 특징으로 하는 반도체 측벽 스페이서 제조 방법.