KR20030002822A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 본 발명은 게이트전극이 형성된 실리콘기판을 제공하는 단계; 상기 게이트전극을 포함한 실리콘기판상에 불균일한 증착두께를 갖는 적어도 1 이상의 절연막을 형성하는 단계; 상기 절연막이 형성된 실리콘기판을 식각장비내에 이동시키는 단계; 및 상기 식각장비내의 식각반응가스의 압력을 100 mTorr이하로 하고 RF파워를 500 W이하로 조절한 상태에서 상기 절연막의 증착두께에 따라 식각되는 정도가 불균일하도록 식각공정에 의해 상기 절연막을 선택적으로 식각하여 상기 게이트전극측면에 스페이서를 형성하는 단계;를 포함하여 이루어지며, 절연막 증착의 불균일도에 반하는 식각조건을 이용하여 식각을 진행하므로써 반도체소자의 특성효율을 높이면서 안정적인 스페이서 공정진행이 가능하도록 한 것이다.

Description

반도체소자의 제조방법{Method for fabricating semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 절연막증착의 불균일도에 반하는 식각조건을 이용하여 식각을 진행하므로써 반도체소자의 특성효율을 높이면서 안정적인 스페이서 공정진행이 가능한 반도체소자의 제조방법에 관한 것이다.
일반적으로, 반도체소자의 제조에 있어서, 기존의 게이트 스페이서 물질로는 산화막과 산화질화막이 사용되고 있다. 최근에는 소자의 고집적화로 인하여 스페이서 형성시 단일 스페이서 물질에서 산화막, 질화막의 다층구조의 스페이서로 사용하고 있다.
이러한 다층구조의 스페이서를 이용한 종래기술에 따른 반도체소자의 제조방법을 도 1 내지 도 2를 참조하여 설명하면 다음과 같다.
도 1 은 종래기술에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도이다.
도 2는 종래 기술에 따른 반도체소자의 제조방법에 있어서, 게이트스페이서 식각후 산화막 잔류물의 발생을 보여 주기 위한 사진이다.
종래기술에 따른 반도체소자의 제조방법은, 먼저 도 1에 도시된 바와같이, 실리콘기란(1)상에 게이트전극(3)을 형성하고, 상기 게이트전극(3)을 포함한 상기 실리콘기판(1)상에 제1산화막(5)과 산화질화막(7) 및 제2산화막(9)을 순차적으로 증착한다.
그다음, 도면에는 도시하지 않았지만, 상기 이방성 식각공정을 통해 상기 제2산화막(9)과 산화질화막(7) 및 제1산화막(5)를 선택적으로 패터닝하여 게이트전극(5)의 측벽에 스페이서(미도시)를 형성한다.
그러나, 상기와 같은 공정으로 진행되는 종래기술에 있어서는 다음과 같은 문제점이 있다.
종래기술에 있어서는, 먼저 전기적 특성을 위하여 스페이서를 1000 Å 이상의 두께로 형성한다.
이러한 상황에서 열공정으로 증착되는 산화막 및 질화막을 이용한 스페이서 공정에서 증착두께의 변화가 발생하게 된다.
이러한 증착두께의 변화는 실리콘기판내의 증착 두께 균일도가 떨어지게 되므로써 스페이서 형성을 위한 다층 구조의 식각시에, 도 2에서와 같이, 활성영역에서 산화막이 잔존하는 지역이 발생하게 된다.
따라서, 활성영역에 잔존하는 산화막 등은 반도체소자의 전기적 특성을 저해하는 요인으로 작용한다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 안정적인 스페이서 형성공정이 가능하도록 하여 반도체소자의 전기적 특성 효율을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명의 다른 목적은 스페이서 형성을 위한 식각공정시에 제거되지 않고 잔류하는 산화막이 효과적으로 제거되도록한 반도체소자의 제조방법을 제공함에 있다.
도 1 은 종래기술에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도이다.
도 2는 종래 기술에 따른 반도체소자의 제조방법에 있어서, 게이트스페이서 식각후 산화막 잔류물의 발생을 보여 주기 위한 사진이다.
도 3 및 도4는 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도이다.
도 5는 본 발명에 따른 반도체소자의 제조방법에 있어서, 스페이서 식각조건으로 식각한 후의 식각속도의 경향을 나타낸 도면이다.
[도면부호의설명]
11 : 실리콘기판 13 : 금속배선
15 : 제1산화막 17 : 산화질화막
19 : 제2산화막 20 : 절연막
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은, 게이트전극이 형성된 실리콘기판을 제공하는 단계; 상기 게이트전극을 포함한 실리콘기판상에 불균일한 증착두께를 갖는 적어도 1 이상의 절연막을 형성하는 단계; 상기 절연막이 형성된 실리콘기판을 식각장비내에 이동시키는 단계; 및 상기 식각장비내의 식각반응가스의 압력을 100 mTorr이하로 하고 RF파워를 500 W이하로 조절한 상태에서 상기 절연막의 증착두께에 따라 식각되는 정도가 불균일하도록 식각공정에 의해 상기 절연막을 선택적으로 식각하여 상기 게이트전극측면에 스페이서를 형성하는 단계;를 포함하여 이루어지는 것을 특징으로한다.
이하, 본 발명의 바람직한 실시예에 따른 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 3 및 4는 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도이다.
도 5는 본 발명에 따른 반도체소자의 제조방법에 있어서, 스페이서 식각조건으로 식각한 후의 식각속도의 경향을 나타낸 도면이다.
본 발명의 바람직한 실시예에 따른 반도체소자의 제조방법은, 산화막 증착두께의 불균일성으로 인해 스페이서 형성을 위한 식각공정시에 완전히 식각되지 않고 남아 있는 산화막을 완전히 제거하기 위한 식각조건을 제시하는 것이다.
이러한 식각조건을 얻기 위해서는, 식각조건은 기존의 균일한 식각특성을 나타내는 식각조건과는 반대로 불균일한 식각특성을 나타내야 하고, 이러한 특성 자체가 증착두께의 불균일성과 일치하는 경향을 나타내야 한다. 즉, 증착두께가 두꺼운 지역은 빠른 식각특성을 나타내야 하고, 낮은 증착지역은 낮은 식각속도를 갖도록 해야 한다.
이러한 식각특성을 이용한 본 발명에 따른 반도체소자의 제조방법은, 먼저 도 3에 도시된 바와같이, 실리콘기판(11)상에 게이트전극(13)을 형성하고, 상기 게이트전극(13)을 포함한 상기 실리콘기판(11)상에 스페이서를 형성하기 위한 제1산화막(15)과 산화질화막(17) 및 제2산화막(19)을 순차적으로 증착한다. 이때, 스페이서를 형성하기 위한 구조로는 상기 제1산화막(15)과 산화질화막(17) 및 제2산화막(19)로 이루어진 다층구조 또는 산화막과 산화질화막으로 이루어진 이중 구조 또는 산화막 또는 산화질화막의 단일구조로 형성할 수도 있다. 또한, 이들 막들은 열공정을 통해 형성한다.
그다음, 도 4에 도시된 바와같이, 상기 이방성 식각공정을 통해 상기 제2산화막(19)과 산화질화막(17) 및 제1산화막(15)를 선택적으로 패터닝하여 게이트전극(13)의 측벽에 스페이서(20)를 형성한다.
이러한 식각특성을 확보하기 위해, 본 발명에서 사용한 식각조건에 대해 설명하면 다음과 같다.
먼저, 식각공정시에 불균일한 식각특성이 나타나도록 조절하고, 이러한 불균일한 식각특성은 실리콘기판의 외곽부분에서 빠른 식각특성을 나타내거나, 중심부분에서 빠른 식각특성이 나타난다.
한편, 식각공정에 사용되는 식각장비로는 메리에 타입(MERIE Type)의 건식식각장비를 사용하거나 기타 다른 식각장비를 이용할 수 있다.
또한, 식각공정은 상기 건식식각장비내의 압력을 100 m Torr 이하인 상태에서 500 W 이하의 파워를 사용하여 실시한다.
그리고, 식각가스로는 CF4와 Ar을 사용하되, 약 1 : 2의 비율로 혼합하여 사용한다. 이때, 상기 CF4와 Ar 식가가스들의 전체 혼합량은 100 sccm을 넘지 말아야 한다.
더우기, 가장 중요한 것은 가우스의 사용범위로서, 가우스의 적용정도에 따라 식각속도의 균일정도를 조절할 수 있으며, 특히 30 G 이하로 제어하여 사용하는 것이 바람직하다.
한편, 실리콘기판의 쿨링가스로는 헬륨을 사용하되, 헬륨의 압력은 30 Torr 이상이 되지 않도록 한다. 이때, 헬륨의 압력은 실리콘기판(11)의 중심부와 외곽부에서 다르게 유지되도록 한다.
또한, 이러한 식각 조건하에서 전극의 온도는 0 내지 50 ℃가 되도록 조절한다.
이상과 같은 식각조건을 이용하여 스페이서 형성을 위한 식각공정을 진행하여 도 5에서와 같은 식각속도의 변화 형태를 얻을 수가 있다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 제조방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 따른 반도체소자의 제조방법에 있어서는, 스페이서를 구성하는 다층의 절연막 증착두께의 불균일성에 따라 식각조건을 구현하므로써 잔류하는 산화막을 효과적으로 제거할 수 있다.
또한, 잔류하는 산화막을 효과적으로 제거할 수 있어 반도체소자의 전기적 특성을 안정화시킬 수 있다.
그리고, 실리콘기판 전체의 스페이서 식각공정이 개선되므로써 반도체소자의 제조수율을 확보할 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (8)

  1. 게이트전극이 형성된 실리콘기판을 제공하는 단계;
    상기 게이트전극을 포함한 실리콘기판상에 불균일한 증착두께를 갖는 적어도 1 이상의 절연막을 형성하는 단계;
    상기 절연막이 형성된 실리콘기판을 식각장비내에 이동시키는 단계; 및
    상기 식각장비내의 식각반응가스의 압력을 100 mTorr이하로 하고 RF파워를 500 W이하로 조절한 상태에서 상기 절연막의 증착두께에 따라 식각되는 정도가 불균일하도록 식각공정에 의해 상기 절연막을 선택적으로 식각하여 상기 게이트전극측면에 스페이서를 형성하는 단계;를 포함하여 이루어지는 것을 특징으로하는 반도체소자의 제조방법.
  2. 제1항에 있어서, 상기 적어도 1 이상의 절연막은 제1산화막과 질화막 및 제2산화막의 다층구조로 형성하거나, 산화막과 질화막의 이중 구조 또는, 산화막 또는 질화막의 단일 구조로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  3. 제1항에 있어서, 상기 식각반응가스로는 CF4와 Ar을 사용하되, 이들 가스의 비율은 1 : 2 로 조절하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제1항에 있어서, 상기 식각공정중에 헬륨가스를 이용하여 쿨링하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 제조방법.
  5. 제4항에 있어서, 상기 헬륨의 압력은 30 Torr이하로 유지하는 것을 특징으로하는 반도체소자의 제조방법.
  6. 제4항에 있어서, 상기 헬륨의 압력은 실리콘기판의 중심부와 외곽부에서 가각 다르게 유지시키는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
  7. 제1항에 있어서, 상기 식각공정시에 실리콘기판에서 떨어진 절연막부분이 실리콘기판에 가까운 절연막부분보다 식각이 빠르게 진행되는 것을 특징으로하는 반도체소자의 제조방법.
  8. 제1항에 있어서, 상기 식각공정시에 실리콘기판에서 가까운 절연막부분이 실리콘기판에 떨어진 절연막부분보다 식각이 빠르게 진행되는 것을 특징으로하는 반도체소자의 제조방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100529438B1 (ko) * 2003-02-04 2005-11-17 동부아남반도체 주식회사 반도체 측벽 스페이서 제조 방법
KR100877878B1 (ko) * 2006-12-26 2009-01-12 매그나칩 반도체 유한회사 반도체 소자의 제조방법
US8461214B2 (en) 2004-01-06 2013-06-11 Shiseido Co., Ltd. One-phase microemulsion compositions, O/W ultrafine emulsion external formulations and method for producing the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100248347B1 (ko) * 1992-10-28 2000-03-15 김영환 반도체소자의 스페이서 형성방법
US6153483A (en) * 1998-11-16 2000-11-28 United Microelectronics Corp. Method for manufacturing MOS device
JP2000196068A (ja) * 1998-12-28 2000-07-14 Mitsubishi Electric Corp 半導体装置及び半導体装置の製造方法
US6235654B1 (en) * 2000-07-25 2001-05-22 Advanced Micro Devices, Inc. Process for forming PECVD nitride with a very low deposition rate

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100529438B1 (ko) * 2003-02-04 2005-11-17 동부아남반도체 주식회사 반도체 측벽 스페이서 제조 방법
US8461214B2 (en) 2004-01-06 2013-06-11 Shiseido Co., Ltd. One-phase microemulsion compositions, O/W ultrafine emulsion external formulations and method for producing the same
KR100877878B1 (ko) * 2006-12-26 2009-01-12 매그나칩 반도체 유한회사 반도체 소자의 제조방법

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