KR100447109B1 - 반도체 메모리장치의 스토리지노드 전극용 콘택 식각방법 - Google Patents

반도체 메모리장치의 스토리지노드 전극용 콘택 식각방법 Download PDF

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Abstract

본 발명은 반도체 메모리장치의 스토리지노드 전극용 콘택 식각방법에 관한 것으로서, 특히 반도체 기판의 하부 구조물에 비트라인과 제 1층간절연막, 식각 정지막, 제 2층간절연막을 순차적으로 형성하고, 제 2층간 절연막에 콘택 마스크를 이용한 식각 공정을 진행하여 제 2층간 절연막을 식각하고, 식각 정지막 및 제 1층간 절연막을 소정 깊이로 식각하고, 비트 라인 패턴에 셀프얼라인되도록 제 1층간 절연막을 식각한 후에, 제 2 층간 절연막, 식각 정지막 및 제 1층간 절연막이 식각된 콘택홀에 식각 후처리를 실시한다. 따라서, 본 발명은 제 1층간 절연막, 식각 정지막 및 제 2층간 절연막의 다층 구조물에 스토리지노드 전극 콘택홀을 형성할 때 웨이퍼 중심 영역과 에지 영역의 식각 속도 차이를 고려하여 다단계의 식각 공정을 진행함으로써 웨이퍼 중심보다 웨이퍼 에지쪽에서 식각 속도가 느려 발생하는 콘택홀 식각 불량을 미연에 방지할 수 있다.

Description

반도체 메모리장치의 스토리지노드 전극용 콘택 식각방법{Method for etching a storage node contact of semiconductor device}
본 발명은 반도체 메모리장치의 제조방법에 관한 것으로서, 특히 웨이퍼 영역별 다층의 층간 절연막의 식각 불균일을 막을 수 있는 반도체 메모리장치의 스토리지노드 전극용 콘택 식각방법에 관한 것이다.
반도체 소자는 고집적화를 달성하기 위하여 셀 면적의 감소 및 동작 전압의 저전압화에 관한 연구/개발이 활발하게 진행되고 있다. 더구나, 반도체 소자의 고집적화가 이루어질수록 커패시터의 면적은 급격하게 감소하고 있기 때문에 기억소자의 동작에 필요한 전하 즉, 단위 면적에 확보되는 커패시턴스를 더욱 증가시켜야만 한다.
이를 위해서 커패시터의 유효 면적을 증가시킬 수 있는 3차원 구조의 스토리지노드 전극이 적용되고 있다. 그런데, 고집적화된 반도체 메모리장치에서 높은 에스펙트 비율과 커패시터 사이의 공간 마진이 더욱 작아지기 때문에 3차원 구조로서, 예를 들어 실린더형 커패시터를 제조할 경우 희생 절연막 증착, 개구부 식각, 도전막의 증착 및 식각, 희생 절연막 제거 공정이 필요하다.
한편, 종래의 실린더 또는 스택형 스토리지노드 전극의 제조 공정은 일반적으로 반도체 기판에 층간 절연막에 콘택홀을 형성하고 콘택홀에 도전막을 매립하여 콘택을 형성하고 그 위에 희생 절연막을 형성하고 사진 및 식각 공정으로 희생 절연막내에 스토리지노드 전극의 패턴 영역을 확보하기 위한 개구부를 형성한다. 그 다음, 개구부가 형성된 희생 절연막 전체에 도전막으로서 도프트 폴리실리콘을 증착하고 이를 화학적기계적 연마 공정으로 희생 절연막 표면에 있는 폴리실리콘을 제거한 후에, 습식 식각 공정으로 희생 절연막을 제거하여 실린더 또는 스택형 스토리지노드 전극을 형성한다.
하지만, 종래 기술에 의한 스토리지노드 전극용 콘택은 소자의 고집적화를 이유로 단일 층간 절연막이 아닌 도 2와 같이 제 1층간 절연막, 식각 정지막 및 제 2층간 절연막으로 다층화하고 있다. 도 2에서 도면 부호 10은 반도체 기판, 20은 도전막(22)과 하드 마스크(24) 및 스페이서(26)를 포함한 비트 라인, 30은 제 1층간 절연막, 40은 식각 정지막, 50은 제 2층간 절연막, 60은 포토레지스트 패턴이다.
좀더 상세하게 도 2를 참조하면, 종래 기술의 스토리지노드 전극용 콘택을 위한 제조 공정은 다음과 같다. 반도체기판(10)에 통상의 배선 공정을 진행하여 비트라인(20)을 형성하고 그 위에 반도체기판의 하부 구조물에 절연 역할을 하는 제 1층간 절연막(30)을 형성하고, 그 위에 질화물로 식각 정지막(40)을 형성한다. 그리고, 상기 식각 정지막(40) 상부에 제 2층간 절연막(50)을 증착한다. 그 다음 콘택 마스크를 사용한 사진 공정을 진행하여 제 2층간절연막(50) 상부에 포토레지스트 패턴(60)을 형성한다.
그런 다음 도 3a 및 도 3b와 같이 포토레지스트 패턴(60)을 이용한 건식 식각 공정을 진행하여 제 2층간 절연막(50)과 식각 정지막(40) 및 제 1층간 절연막 (30)을 식각해서 콘택홀(70, 80)을 형성한다. 그리고 콘택홀이 형성된 구조물에 도전막으서 도프트 폴리실리콘을 매립하고 이를 평탄화해서 스토리지노드 콘택을 형성한다.
이와 같이 종래 기술은 하나의 식각 장비에서 단일 층간 절연막을 식각하여 콘택홀을 형성하는 것보다 다층 구조의 제 2층간 절연막, 식각 정지막 및 제 1층간 절연막을 식각하여 콘택홀을 형성하는 것이 어렵다.
도 3a 및 도 3b는 종래 기술에 의한 반도체 메모리장치의 스토리지노드 전극용 콘택 식각방법에 의해 웨이퍼 영역간의 식각 단차를 나타낸 도면들이다. 이를 참조하면 종래 기술의 콘택 식각 방법에 있어서, 웨이퍼 중심 영역(A)과 웨이퍼 에지 영역(B) 사이에 식각 단차가 발생하게 된다. 즉, 제 2층간 절연막(50), 식각 정지막(40) 및 제 1층간 절연막(30)의 다층 구조와 식각 장비의 특성으로 인해 웨이퍼 에지쪽의 식각 속도가 급격히 떨어져서 영역간 불균일한 콘택홀 식각 속도를 유발하게 된다. 결국 웨이퍼 중심 영역(A)과 웨이퍼 에지 영역(B) 사이의 식각 속도 차이로 인하여 웨이퍼 중심 영역(A)의 콘택홀(70)은 제 1층간 절연막(30)까지 모두 식각되지만 웨이퍼 에지 영역(B)의 콘택홀(80)에는 제 1층간 절연막(30)이 식각되지 않고 남아 있게 된다.
그러므로 종래 기술에서는 1회 식각 공정으로 제 2층간 절연막(50), 식각 정지막(40) 및 제 1층간 절연막(30)의 콘택홀 식각 공정을 진행하기 때문에 웨이퍼중심 영역(A)과 웨이퍼 에지 영역(B) 사이의 식각 속도 차이로 인하여 웨이퍼 에지 영역(B)의 제 1층간 절연막(30)이 식각되지 않고 스토리지노드 콘택홀내에 잔류하는 경우(도 1a 및 도 1b)가 있었다. 이렇게 스토리지노드 콘택홀에 잔류하는 웨이퍼 에지쪽 절연막은 결국 소자의 전기적 특성을 저해하는 요인으로 작용한다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제 1층간 절연막, 식각 정지막 및 제 2층간 절연막의 다층 구조물에 스토리지노드 전극 콘택홀을 형성할 때 웨이퍼 중심 영역과 에지 영역의 식각 속도 차이를 고려하여 다단계의 식각 공정을 진행함으로써 웨이퍼 에지쪽에서 식각 속도가 느려 발생하는 콘택홀 식각 불량을 미연에 방지할 수 있는 반도체 메모리장치의 스토리지노드 전극용 콘택 식각방법을 제공하는데 있다.
도 1a 및 도 1b는 종래 기술에 의한 스토리지노드 전극용 콘택 식각시 식각 잔여물이 발생한 것을 나타낸 도면들,
도 2는 일반적인 반도체 메모리장치의 스토리지노드 전극용 콘택을 형성하기 위한 구조물의 수직 단면도,
도 3a 및 도 3b는 종래 기술에 의한 반도체 메모리장치의 스토리지노드 전극용 콘택 식각방법에 의해 웨이퍼 영역간의 식각 단차를 나타낸 도면들,
도 4a 내지 도 4c는 본 발명에 따른 반도체 메모리장치의 스토리지노드 전극용 콘택 식각방법을 설명하기 위한 도면들,
도 5a 내지 도 5c는 본 발명에 따른 식각 공정에 의한 스토리지노드 전극용 콘택 형태를 나타낸 도면들.
*도면의 주요 부분에 대한 부호의 설명*
10 : 반도체 기판 20 : 비트라인
30 : 제 1층간 절연막 40 : 식각 정지막
50 : 제 2층간 절연막 60 : 포토레지스트 패턴
70', 80' : 웨이퍼 중심 및 에지쪽 콘택홀
상기 목적을 달성하기 위하여 본 발명은 반도체 메모리장치의 스토리지노드 전극의 콘택 식각 방법에 있어서, 반도체 기판의 하부 구조물에 비트라인과 제 1층간절연막을 형성하는 단계와, 제 1층간 절연막 상부에 식각 정지막을 형성하는 단계와, 식각 정지막 상부에 제 2층간절연막을 형성하는 단계와, 제 2층간 절연막에 콘택 마스크를 이용한 식각 공정을 진행하여 제 2층간 절연막을 식각하는 단계와, 식각 정지막 및 제 1층간 절연막을 소정 깊이로 식각하는 단계와, 비트 라인 패턴에 셀프얼라인되도록 제 1층간 절연막을 식각하는 단계와, 제 2 층간 절연막, 식각 정지막 및 제 1층간 절연막이 식각된 콘택홀에 식각 후처리를 실시하는 단계를 포함하여 이루어진다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 4a 내지 도 4c는 본 발명에 따른 반도체 메모리장치의 스토리지노드 전극용 콘택 식각방법을 설명하기 위한 도면들이다.
우선 도 2에 도시된 바와 같이, 반도체기판(10)에 통상의 배선 공정을 진행하여 비트라인(20)을 형성하고 그 위에 반도체기판의 하부 구조물에 절연 역할을 하는 제 1층간 절연막(30)을 형성하고, 그 위에 질화물로 식각 정지막(40)을 형성한다. 그리고, 상기 식각 정지막(40) 상부에 제 2층간 절연막(50)을 증착한다. 그 다음 콘택 마스크를 사용한 사진 공정을 진행하여 제 2층간절연막(50) 상부에 포토레지스트 패턴(60)을 형성한다.
본 발명은 도면에 미도시되었지만, 제 2층간 절연막(50) 상부에 반사 방지막을 추가 형성할 수도 있다. 이때 포토레지스트 패턴(60)을 이용하여 반사 방지막을 식각할 경우 예를 들어 반응 챔버의 압력은 100mTorr이하에서 진행되어야 하고, 전력은 2000W를 넘지 말고 전극의 온도는 0℃~80℃로 조절한다. 그리고 CF4와 Ar를 약 1:2의 비율로 혼합한 식각 가스를 사용하는데, 전체 식각 가스의 혼합량은 300sccm 이내로 한다. 이때 02가스가 추가 사용할 경우 O2가스는 50sccm 이내로한다.
그런 다음 도 4a에 도시된 바와 같이, 포토레지스트 패턴(60)을 이용한 건식 식각 공정을 진행하여 제 2층간 절연막(50)을 식각하되, 식각 정지막(40)을 식각 타겟으로 삼는다. 그러면 웨이퍼 중심 영역(A)과 웨이퍼 에지 영역(B)에서 제 2층간 절연막(50)의 식각 두께가 거의 같아지게 된다. 예를 들어, 식각 정지막(40)의 식각 공정은 반응 챔버의 압력을 80mTorr이하에서 진행하고, 전력을 2000W를 넘지 않고 전극의 온도를 30~80℃로 조절한다. 그리고 사용하는 식각가스는 C4F8과 CH2F2 사용할 수 있는 데 약 2:1의 비율로 혼합하여 사용한다. 이때 C4F8과 CH2F2 가스의 전체 혼합량은 600sccm 이내로 하고, Ar가스를 추가할 경우 Ar가스는 500sccm 이내로 한다.
이어서 도 4b에 도시된 바와 같이, 식각 정지막(40) 및 제 1층간 절연막(30)을 소정 깊이로 식각한다. 예를 들어, 식각 공정은 반응 챔버의 압력을 100mTorr이하에서 진행하고, 전력을 2000W를 넘지 않고 전극의 온도를 30℃~80℃로 조절한다. 여기서 사용하는 식각가스는 CF4와 Ar를 사용할 수 있는데, 이때 CF4와 Ar는 약 1:2의 비율로 혼합하여 사용하고 전체 혼합량은 250sccm이내로 한다.
그리고 도면에 미도시되었지만, 비트 라인 패턴에 셀프얼라인되도록 제 1층간 절연막(30)을 식각해서 스토리지노드 전극용 콘택홀(70', 80')을 형성한다. 이와 같이, 식각 정지막(40)을 식각한 후에 웨이퍼 중심 영역(A) 및 웨이퍼 에지 영역(B)에서 제 1층간 절연막(30)의 두께가 균일하게 남아있기 때문에 제 1층간 절연막(30)을 비트라인에 셀프얼라인되도록 식각할 경우 웨이퍼 중심 영역(A) 및 웨이퍼 에지 영역(B)의 제 1층간 절연막(30)을 균일하게 식각할 수 있다.
예를 들어, 제 1층간 절연막(30)의 식각 공정은 반응 챔버의 압력을 80mTorr이하에서 진행하고, 전력을 2000W를 넘지 않고 전극의 온도를 30℃~80℃로 조절한다. 그리고 사용하는 식각가스는 C4F8과 CH2F2를 사용할 수 있는데, 약 2:1의 비율로 혼합하여 사용하고 C4F8과 CH2F2 가스의 전체 혼합량은 600sccm 이내로 한다. 이때 Ar가스를 혼합할 경우 500sccm 이내로 한다.
계속해서 도 4c에 도시된 바와 같이, 제 2 층간 절연막(50), 식각 정지막 (40) 및 제 1층간 절연막(30)이 식각된 콘택홀(70', 80')에 식각 후처리를 실시하여 웨이퍼 중심 영역(A)과 웨이퍼 에지 영역(B) 사이의 식각 속도 차이로 인하여 웨이퍼 에지 영역(B)의 콘택홀(80')에 남아있게 되는 제 1층간 절연막(30)을 식각해서 제거한다.
마지막으로 식각 후처리 공정은 반응 챔버의 압력을 80mTorr이하에서 진행하고, 전력을 1000W를 넘지 않고 전극의 온도를 30℃~80℃로 조절한다. 그리고 사용하는 식각가스는 Ar와 O2를 사용할 수 있는데, 약 1:2의 비율로 혼합하여 사용하고 이때 Ar와 O2가스의 전체 혼합량은 400sccm 이내로 한다.
본 발명의 제조 방법에 있어서, 반사 방지막, 제 2층간 절연막(50) 내지 제 1층간 절연막(30)의 콘택홀 식각 공정은 반응 챔버의 압력을 1mTorr∼1000mTorr, RF 전력을 100W∼3000W로 한다.
그리고 본 발명에 따라 반사 방지막, 식각 방지막(40) 및 제 1층간 절연막(30)의 식각 공정 및 후처리 식각 공정은 CF4 및 Ar의 식각 가스를 사용하는데, 이때 CF4:Ar의 비율을 1:10∼10:1로 한다. 그리고 이 공정에 O2 가스를 첨가할 경우 O2가스의 비율을 전체 CF4 및 Ar가스에 대해 10%∼100%로 한다.
또한 본 발명에 따라 제 2층간 절연막(50)과 셀프얼라인되도록 제 1층간 절연막(30)을 식각하는 공정은 CxFy 및 CH2F2의 식각 가스를 사용하는데, 이때, CxFy:CH2F2의 비율을 1:10~10:1로 하고 CxFy의 x/y 비율을 0.5~1로 한다. 그리고 이 공정에 O2 가스를 첨가할 경우 O2가스의 비율을 전체 CxFy 및 CH2F2 식각 가스에 대해 10%∼100%로 한다.
위에서 CxFy는 C4F8, C5F8,C4F6 중 어느 하나 일 수 있다.
또한 본 발명은 반사 방지막, 제 2층간 절연막(50) 내지 제 1층간 절연막 (30)의 식각 공정 및 후처리 공정시 헬륨(He) 가스를 사용하되, 헬륨 가스는 40Torr이하의 압력으로 한다. 이때, 웨이퍼 중심과 웨이퍼 외각의 헬륨 압력을 다르게 조절한다.
이와 같이 여러 단계로 제 2층간 절연막(50), 식각 정지막(40) 및 제 1층간 절연막(30)을 식각하게 되면, 웨이퍼 중심 영역(A)과 웨이퍼 에지 영역(B) 사이의 식각 속도 차이로 인하여 웨이퍼 에지 영역(B)의 콘택홀(80')에 남아있게 되는 제 1층간 절연막(30)을 식각해서 제거할 수 있기 때문에 도 5a 내지 도 5c에 도시된 바와 같이 양호한 스토리지노드 콘택홀(70',80') 프로파일을 얻을 수 있다.
상기한 바와 같이, 본 발명은 장비의 식각 속도 특성에 관계없이 균일한 식각 속도를 갖도록 여러 단계의 식각 조건을 구현함으로써 웨이퍼 중심 영역과 웨이퍼 에지 영역에서 모두 다층의 절연막 및 식각 정지막을 완전히 식각할 수 있다. 즉, 본 발명은 제 1층간 절연막, 식각 정지막 및 제 2층간 절연막의 다층 구조물에 스토리지노드 전극 콘택홀을 형성할 때 웨이퍼 중심 영역과 에지 영역의 식각 속도 차이를 고려하여 다단계의 식각 공정을 진행함으로써 웨이퍼 중심보다 웨이퍼 에지쪽에서 식각 속도가 느려 발생하는 콘택홀 식각 불량을 미연에 방지할 수 있어 반도체 소자의 전기적 특성을 안정화시키고 반도체 수율을 향상시킬 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.

Claims (17)

  1. 반도체 메모리장치의 스토리지노드 전극의 콘택 식각 방법에 있어서,
    반도체 기판의 하부 구조물에 비트라인과 제 1층간절연막을 형성하는 단계;
    상기 제 1층간 절연막 상부에 식각 정지막을 형성하는 단계;
    상기 식각 정지막 상부에 제 2층간절연막을 형성하는 단계;
    상기 제 2층간 절연막 상부에 반사 방지막을 형성하는 단계;
    상기 반사 방지막에 콘택 마스크를 이용한 식각 공정을 진행하여 상기 반사방지막을 식각하는 단계;
    상기 제 2층간 절연막을 식각하는 단계;
    상기 식각 정지막 및 제 1층간 절연막을 소정 깊이로 식각하는 단계;
    상기 비트 라인 패턴에 셀프얼라인되도록 제 1층간 절연막을 식각하는 단계; 및
    상기 제 2 층간 절연막, 식각 정지막 및 제 1층간 절연막이 식각된 콘택홀에 식각 후처리를 실시하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 메모리장치의 스토리지노드 전극용 콘택 식각방법.
  2. 삭제
  3. 제 1항에 있어서, 상기 반사 방지막의 식각 공정은 반응 챔버의 압력을 100mTorr 이하에서 RF전력을 2000W 이하로 전극온도를 0℃∼80℃ 범위에서 CF4와 Ar을 1:2의 비율로 혼합한 300sccm 이내의 혼합 식각가스로 진행하는 것을 특징으로 하는 반도체 메모리장치의 스토리지노드 전극용 콘택 식각방법.
  4. 제 3항에 있어서, 상기 식각 공정시 O2 가스를 첨가하고 O2가스는 50sccm 이내인 것을 특징으로 하는 반도체 메모리장치의 스토리지노드 전극용 콘택 식각방법.
  5. 제 1항에 있어서, 상기 제 2층간 절연막의 식각공정은 반응 챔버의 압력을 80mTorr 이하에서 RF전력을 2000W 이하로 전극온도를 30℃∼80℃ 범위에서 C4F8와 CH2F2을 2:1의 비율로 혼합한 600sccm 이내의 혼합 식각가스로 진행하는 것을 특징으로 하는 반도체 메모리장치의 스토리지노드 전극용 콘택 식각방법.
  6. 제 5항에 있어서, 상기 식각 공정시 Ar 가스를 첨가하고 Ar가스는 500sccm 이내인 것을 특징으로 하는 반도체 메모리장치의 스토리지노드 전극용 콘택 식각방법.
  7. 제 1항에 있어서, 상기 식각 정지막 및 제 1층간 절연막을 소정 깊이로 식각하는 식각 공정은 반응 챔버의 압력을 100mTorr 이하에서 RF전력을 2000W 이하로 전극온도를 30℃∼80℃ 범위에서 CF4와 Ar을 1:2의 비율로 혼합한 250sccm 이내의 혼합 식각가스로 진행하는 것을 특징으로 하는 반도체 메모리장치의 스토리지노드 전극용 콘택 식각방법.
  8. 제 1항에 있어서, 상기 비트 라인 패턴에 셀프얼라인되도록 제 1층간 절연막을 식각하는 식각 공정은 반응 챔버의 압력을 80mTorr 이하에서 RF전력을 2000W 이하로 전극온도를 30℃∼80℃ 범위에서 C4F8와 CH2F2을 2:1의 비율로 혼합한 600sccm 이내의 혼합 식각가스로 진행하는 것을 특징으로 하는 반도체 메모리장치의 스토리지노드 전극용 콘택 식각방법.
  9. 제 8항에 있어서, 상기 식각 공정시 Ar 가스를 첨가하고 Ar가스는 500sccm 이내인 것을 특징으로 하는 반도체 메모리장치의 스토리지노드 전극용 콘택 식각방법.
  10. 제 1항에 있어서, 상기 식각 후처리는 반응 챔버의 압력을 80mTorr 이하에서 RF전력을 1000W 이하로 전극온도를 30℃∼80℃ 범위에서 Ar와 O2을 1:2의 비율로 혼합한 400sccm 이내의 혼합 식각가스로 진행하는 것을 특징으로 하는 반도체 메모리장치의 스토리지노드 전극용 콘택 식각방법.
  11. 제 1항에 있어서, 상기 반사 방지막, 식각 정지막 및 제 1층간 절연막의 식각 공정 및 후처리 식각 공정은 CF4 및 Ar의 식각 가스를 사용하고 그 CF4:Ar의 비율을 1:10∼10:1로 하는 것을 특징으로 하는 반도체 메모리장치의 스토리지노드 전극용 콘택 식각방법.
  12. 제 11항에 있어서, 상기 식각 공정시 O2 가스를 첨가하고 O2가스의 비율은 전체 가스의 10%∼100%로 하는 것을 특징으로 하는 반도체 메모리장치의 스토리지노드 전극용 콘택 식각방법.
  13. 제 1항에 있어서, 상기 제 2층간 절연막과 상기 셀프얼라인되도록 제 1층간 절연막을 식각하는 공정은 CxFy 및 CH2F2의 식각 가스를 사용하고 그 CxFy:CH2F2의 비율을 1:10~10:1로 하는 것을 특징으로 하는 반도체 메모리장치의 스토리지노드 전극용 콘택 식각방법.
  14. 제 13항에 있어서, 상기 식각 가스에서 CxFy의 x/y 비율이 0.5~1인 것을 특징으로 하는 반도체 메모리장치의 스토리지노드 전극용 콘택 식각방법.
  15. 제 13항에 있어서, 상기 식각 공정시 O2 가스를 첨가하고 O2가스의 비율을 전체 식각 가스의 10%∼100%로 하는 것을 특징으로 하는 반도체 메모리장치의 스토리지노드 전극용 콘택 식각방법.
  16. 제 1항에 있어서, 상기 반사 방지막, 제 2층간 절연막 내지 제 1층간 절연막의 식각 공정 및 후처리 공정시 헬륨 가스를 사용하는 것을 특징으로 하는 반도체 메모리장치의 스토리지노드 전극용 콘택 식각방법.
  17. 제 16항에 있어서, 상기 헬륨 가스는 40Torr이하의 압력으로 하되, 웨이퍼 중심과 웨이퍼 외각의 헬륨 압력을 다르게 조절하는 것을 특징으로 하는 반도체 메모리장치의 스토리지노드 전극용 콘택 식각방법.
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