KR100562326B1 - 반도체 소자의 비아홀 형성 방법 - Google Patents

반도체 소자의 비아홀 형성 방법 Download PDF

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Abstract

금속간 절연막 이 막 하부의 TiN막을 선택적으로 식각하여 비아홀을 형성할 때 상기 양 막의 식각 선택비를 극대화하여 과도 식각과 언더 식각에 대한 공정 마진을 향상시킬 수 있는 반도체 소자의 비아홀 형성 방법에 관한 것으로, 본 발명의 실시예에 따른 비아홀 형성 방법은, 듀얼 주파수 RF 파워를 사용하는 건식 식각 장비를 이용한 비아홀 형성 방법에 있어서, 하부 구조물이 형성된 반도체 기판 위에 식각 정지막 및 금속간 절연막을 증착하는 단계; 상기 금속간 절연막의 식각률은 증가시키는 한편 식각 정지막의 식각률은 저감시킴으로써 상기 양 막질에 대해 60 내지 70 대 1의 식각 선택비를 얻을 수 있는 설정된 공정 조건을 사용하여 마스크 패턴을 이용한 건식 식각을 실시하는 단계; 및 상기 마스크 패턴을 제거하는 단계;를 포함하며, 상기한 건식 식각은, 웨이퍼를 상부 전극으로부터 20∼30㎜의 하측에 배치하고, 20∼30mTorr의 챔버 압력을 유지하며, 상부 전극과 하부 전극에는 1400∼2000W와 1000∼17000W의 파워를 각각 공급하고, 공정 가스로는 11∼17sccm의 CXFY와 11∼17sccm의 O2와 650∼950sccm의 Ar을 사용하며, 하부 전극과 챔버 벽 및 상부 전극은 15∼25℃와 45∼75℃ 및 45∼75℃를 각각 유지하면서 실시한다.
비아홀, 콘택홀, 선택비, IMD, TiN, 식각률

Description

반도체 소자의 비아홀 형성 방법{METHOD FOR FABRICATING VIS HOLE OF SEMICONDUCTOR DEVICE}
도 1 내지 도 3은 상부 및 하부 전극의 파워, 챔버 압력 및 공정 가스의 주입량에 따른 금속간 절연막과 TiN막의 식각률 변화 추이 및 선택비의 변화 추이를 개략적으로 도시한 그래프이다.
도 4는 도 1 내지 도 3의 공정 조건들을 변화시키면서 금속간 절연막의 식각률, TiN막의 식각률 및 이들의 식각 선택비에 대해 실시한 실험의 결과를 나타내는 도표이다.
도 5는 도 1 내지 도 3의 바람직한 공정 조건들을 나타내는 도표이다.
도 6은 도 5의 공정 조건들을 사용하여 반도체 소자의 비아홀을 형성하는 방법의 공정 블록도이다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 금속간 절연막과 이 막 하부의 TiN막을 선택적으로 식각하여 비아홀을 형성할 때 상기 금속간 절연막과 TiN막 사이의 선택비를 극대화하여 과도 식각과 언더 식각에 대한 공정 마진을 향상시킬 수 있는 반도체 소자의 비아홀 형성 방법에 관한 것이다.
반도체 집적회로가 고속화/고집적화 되면서 근래에는 금속 배선의 미세화 및 다층화가 이루어지고 있고, 배선 지연(RC Signal Delay)을 축소하기 위하여 구리, 낮은 유전상수(k) 물질이 도입되고 있으며, 또한 디자인 룰(Design Rule) 축소에 따른 금속 패터닝(metal patterning)의 어려움 등으로 인해 배선 형성 공정에 있어서 금속 에칭 및 절연체 갭 충전 단계를 제거할 수 있는 다마신(Damascene) 공정이 개발되었다. 이러한 다마신 공정은 싱글(single) 및 듀얼(dual) 공정이 있는데, 듀얼 다마신 공정을 이용한 종래의 금속 배선 형성 방법을 설명하면 다음과 같다.
하부 금속막 위에 식각 정지막으로서의 TiN막, 금속간 절연막(IMD) 및 반사 방지 코팅막을 순차적으로 형성하고, 반사 방지 코팅막 위에 비아 마스크를 형성한다.
이어서, 듀얼 주파수 RF 파워를 사용하는 식각 장비를 사용하여 상기 비아 마스크를 이용한 건식 식각 공정을 실시함으로써, 반사 방지 코팅막 및 금속간 절연막을 선택적으로 식각한 후, 애싱(ashing) 공정을 실시하여 상기 패턴을 제거함으로써 비아홀을 형성한다.
이어서, 상기 비아홀 내부를 희생막인 노블락(Novolac)으로 완전히 채운 다음, 상기 노블락을 일정 깊이만큼 리세스(recess)시키고, 전면에 반사 방지 코팅막을 형성한 후 트랜치 마스크를 형성하며, 이 마스크을 이용한 건식 식각 공정을 실시하여 트랜치를 형성한다.
이후, 애싱 공정을 실시하여 트랜치 마스크 및 비아홀 내부의 잔류 노블락을 제거한다. 그리고, 비아홀에 의해 노출되는 식각 정지막을 제거하여 비아홀 및 트랜치로 이루어지는 다마신 패턴을 완성하고, 상기 다마신 패턴 내부에 장벽 금속막을 형성하며, 전도성 물질, 예컨대 구리를 다마신 패턴에 매립한 후 평탄화하여 금속 배선을 형성한다.
상기한 구성의 금속 배선 형성 공정에 있어서, 일반적으로 상기 금속간 절연막과 TiN막과의 선택비는 25∼35 대 1 정도의 수준이다. 따라서, 금속간 절연막 증착 공정과 평탄화 공정의 문제로 인해 금속간 절연막의 두께에 문제가 있는 경우에는 과도 식각에 대한 식각 마진이 부족하여 콘택 저항이 흔들리게 되고, 이로 인해 수율이 저하되는 문제가 있다.
본 발명은 상기한 문제점을 해결하기 위한 것으로, 금속간 절연막과 TiN막의 선택비를 극대화시킴으로써 비아홀 형성 공정에서 식각 마진을 증가시킬 수 있는 반도체 소자의 비아홀 형성 방법을 제공함을 목적으로 한다.
상기한 본 발명의 목적은,
듀얼 주파수 RF 파워를 사용하는 건식 식각 장비를 이용한 비아홀 형성 방법에 있어서,
하부 구조물이 형성된 반도체 기판 위에 식각 정지막 및 금속간 절연막을 증착하는 단계;
상기 금속간 절연막의 식각률은 증가시키는 한편 식각 정지막의 식각률은 저 감시킴으로써 상기 양 막질에 대해 60 내지 70 대 1의 식각 선택비를 얻을 수 있는 설정된 공정 조건을 사용하여 마스크 패턴을 이용한 건식 식각을 실시하는 단계; 및
상기 마스크 패턴을 제거하는 단계;
를 포함하는 반도체 소자의 비아홀 형성 방법에 의해 달성할 수 있다.
보다 구체적으로, 상기한 건식 식각은 웨이퍼를 상부 전극으로부터 20∼30㎜, 바람직하게는 25㎜의 하측에 배치하고, 20∼30mTorr, 바람직하게는 25mTorr의 챔버 압력을 유지하며, 상부 전극에는 1400∼2000W, 바람직하게는 1700W의 파워를 공급하고, 하부 전극에는 1100∼17000W, 바람직하게는 1400W의 파워를 공급하여 실시한다. 그리고, 공정 가스로는 11∼17sccm, 바람직하게는 14sccm의 CXFY, 예컨대 C5F8과, 11∼17sccm, 바람직하게는 14sccm의 O2와, 650∼950sccm, 바람직하게는 800sccm의 Ar을 사용하며, 하부 전극은 15∼25℃, 바람직하게는 20℃를 유지하고, 챔버 벽은 45∼75℃, 바람직하게는 60℃를 유지하며, 상부 전극은 45∼75℃, 바람직하게는 60℃를 유지한다.
상기한 공정 조건을 사용하여 건식 식각을 진행하는 경우에는 금속간 절연막과 TiN막의 선택비를 60 내지 70 대 1의 수준으로 향상시킬 수 있어 식각 공정 마진을 확보할 수 있다.
이하, 첨부도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
본 발명인은 듀얼 주파수 RF 파워를 사용하는 건식 식각 장비를 이용한 비아 홀 형성 방법에 있어서, 금속간 절연막과 TiN막의 선택비를 개선하기 위한 실험을 실시하였다.
도 1 내지 도 3은 상부 및 하부 전극의 파워, 챔버 압력 및 공정 가스의 주입량에 따른 금속간 절연막과 TiN막의 식각률 변화 추이 및 선택비의 변화 추이를 개략적으로 도시한 것이다. 상기 실험은 하부 전극과 챔버 벽 및 상부 전극을 각각 20℃, 50℃ 및 60℃로 유지한 상태에서 실시하였다. 물론, 하부 및 상부 전극과 챔버 벽을 상기 온도들에 대해 ±20% 정도의 온도 범위내에서 유지하는 경우에도 동일한 실험 결과를 얻을 수 있다. 그리고, 웨이퍼는 상부 전극으로부터 25㎜의 하측에 배치하였다. 물론, 웨이퍼를 상부 전극으로부터 20∼30㎜의 하측에 배치하는 경우에도 동일한 실험 결과를 얻을 수 있다.
도시한 바와 같이, 금속간 절연막의 식각률은 상부 및 하부 전극의 파워, 챔버 압력, O2 및 Ar 주입량이 증가할수록 증가하며, 또한 C5F8의 주입량이 감소할수록 증가한다. 그리고, TiN막의 식각률은 하부 전극의 파워 및 O2 주입량이 증가할수록 증가하며, 또한 상부 전극의 파워, 챔버 압력, C5F8 및 Ar 주입량이 감소할수록 증가한다.
따라서, 금속간 절연막과 TiN막의 선택비는 상부 전극의 파워 및 Ar 주입량이 증가할수록 증가하고, 또한 하부 전극의 파워, 챔버 압력, C5F8 및 O2 주입량이 감소할수록 증가한다.
도 4는 상기한 공정 조건들을 변화시키면서 금속간 절연막의 식각률, TiN막 의 식각률 및 이들의 식각 선택비에 대해 실시한 실험의 결과를 나타내는 도표이다.
도 4를 참조하면, 금속간 절연막과 TiN막의 선택비는 7번째에 기재한 공정 조건이 가장 양호함을 알 수 있다.
본 발명인의 실험에 의하면, 금속간 절연막과 TiN막의 선택비를 60 대 1 이상, 바람직하게는 60 내지 70 대 1의 수준으로 개선하기 위해 도 5에 도시한 공정 조건들을 사용하는 것이 바람직하다는 것을 알 수 있다.
상기 도 5에 도시한 공정 조건들을 사용하여 반도체 소자의 비아홀을 형성하는 방법은 도 6에 도시한 바와 같이, 하부 구조물, 예컨대 모스 트랜지스터 및 하부 금속 배선이 형성된 반도체 기판 위에 식각 정지막으로서의 TiN막, 금속간 절연막, 반사 방지 코팅막 및 마스크 패턴을 형성하고, 도 5에 도시한 공정 조건들을 사용하여 반사 방지 코팅막 및 금속간 절연막을 선택적으로 제거한 후 마스크 패턴을 제거하는 것에 따라 이루어진다.
그리고, 상기한 도 5의 공정 조건들을 사용하여 건식 식각을 진행하면, 금속간 절연막과 TiN막의 선택비를 60 내지 70 대 1의 수준으로 개선할 수 있어 금속간 절연막 증착 공정 및 평탄화 공정의 문제로 금속간 절연막의 두께가 설정 두께보다 얇아지더라도 식각 공정 마진의 부족으로 인한 수율 저하를 방지할 수 있다.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범 위에 속하는 것은 당연하다.
이상에서 상세히 설명한 바와 같이 본 발명은 금속간 절연막과 TiN막의 선택비를 최적화 함으로써 식각 공정 마진을 확보할 수 있으며, 이로 인해 수율을 증가시킬 수 있는 효과가 있다.

Claims (3)

  1. 듀얼 주파수 RF 파워를 사용하는 건식 식각 장비를 이용한 비아홀 형성 방법에 있어서,
    하부 구조물이 형성된 반도체 기판 위에 식각 정지막 및 금속간 절연막을 증착하는 단계;
    상기 금속간 절연막의 식각률은 증가시키는 한편 식각 정지막의 식각률은 저감시킴으로써 상기 양 막질에 대해 60 내지 70 대 1의 식각 선택비를 얻을 수 있는 설정된 공정 조건을 사용하여 마스크 패턴을 이용한 건식 식각을 실시하는 단계; 및
    상기 마스크 패턴을 제거하는 단계;
    를 포함하는 반도체 소자의 비아홀 형성 방법.
  2. 제 1항에 있어서,
    상기한 건식 식각은, 웨이퍼를 상부 전극으로부터 20∼30㎜의 하측에 배치하고, 20∼30mTorr의 챔버 압력을 유지하며, 상부 전극과 하부 전극에는 1400∼2000W와 1000∼17000W의 파워를 각각 공급하고, 공정 가스로는 11∼17sccm의 CXFY와 11∼17sccm의 O2와 650∼950sccm의 Ar을 사용하며, 하부 전극과 챔버 벽 및 상부 전극은 15∼25℃와 45∼75℃ 및 45∼75℃를 각각 유지하면서 실시하는 반도체 소자의 비아 홀 형성 방법.
  3. 제 2항에 있어서,
    상기한 건식 식각은, 웨이퍼를 상부 전극으로부터 25㎜의 하측에 배치하고, 25mTorr의 챔버 압력을 유지하며, 상부 전극과 하부 전극에는 1700W와 1400W의 파워를 각각 공급하고, 공정 가스로는 14sccm의 C5F8과 14sccm의 O2와 800sccm의 Ar을 사용하며, 하부 전극과 챔버 벽 및 상부 전극은 20℃와 60℃ 및 60℃를 각각 유지하면서 실시하는 반도체 소자의 비아홀 형성 방법.
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