KR100613381B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

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Abstract

소정의 하부 구조를 가지는 반도체 기판 위에 제1 층간 절연막을 적층하는 단계, 제1 층간 절연막에 비아홀을 형성하는 단계, 비아홀에 텅스텐을 채워 텅스텐 플러그를 형성하는 단계, 텅스텐 플러그와 제1 층간 절연막 위에 제1 베리어 금속막 패턴을 형성하는 단계, 제1 베리어 금속막 패턴과 제1 층간 절연막 위에 제2 층간절연막을 적층하는 단계, 제2 층간 절연막을 사진 식각하여 트렌치를 형성하는 단계, 트렌치 내벽과 제1 베리어 금속막 위, 그리고 제2 층간 절연막 위에 제2 베리어 금속막을 형성하는 단계, 트렌치 내부에 금속 박막을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.
금속 박막, 금속 배선, 베리어 금속막

Description

반도체 소자의 금속 배선 형성 방법{METAL LINE FORMATION METHOD OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1b는 종래의 금속 배선에 형성된 홀을 도시한 도면이다.
도 2 내지 도 7은 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법을 제조 공정 별로 도시한 도면이다.
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로서, 더욱 상세하게는 싱글 다마신 공정(single damascene process)을 이용하여 반도체 소자의 금속 배선을 형성하는 방법에 관한 것이다.
일반적으로 반도체 소자의 금속 배선은 알루미늄 및 그 합금, 구리 등의 금속 박막을 이용하여 반도체 소자 사이의 전기적 접속 및 패드 접속을 통해 반도체 기판 내에 형성되어 있는 회로를 연결한다.
이러한 금속 배선의 형성은 산화막 등의 절연막에 의해 격리된 소자 전극 및 패드를 연결하기 위하여, 먼저 절연막을 선택적으로 식각하여 접촉홀를 형성하고, 베리어 메탈과 텅스텐을 이용하여 접촉홀를 채우는 금속 플러그를 형성한다. 그리 고, 상부에 금속 박막을 형성하고, 패터닝(patterning)하여 소자 전극 및 패드를 접속하기 위한 금속 배선을 형성한다.
이와 같은 금속 배선을 패터닝하기 위하여 주로 포토리소그래피(photolithography) 공정을 이용하는 데, 반도체 소자의 미세화에 따라 금속 배선의 CD(critical dimension)가 점차적으로 작아짐으로 해서 금속 배선의 미세 패턴을 형성하는 데 어려움이 있다. 따라서, 이러한 것을 방지하여 미세 패턴의 금속 배선을 용이하게 형성하기 위하여 도입된 것이 다마신 공정이다.
다마신 공정은 층간 절연막의 접촉홀에 텅스텐 플러그를 형성한 후, 그 위에 저유전체 물질(Low-K)을 적층하여 사진 식각 공정에 의해 금속 배선 패턴이 형성될 트렌치(trench)를 형성한다.
트렌치 내벽에는 금속 박막과 금속 씨드막을 연속적으로 증착한다.
그런 다음, 트렌치 영역을 금속 박막으로 채운 다음 CMP(chemical mechanical polishing) 공정을 거쳐 금속 박막을 평탄화함으로써 미세한 금속 배선층을 형성하는 것이다.
이때, 트렌치 영역의 내벽에 증착되어 있는 금속 씨드막(seed layer)은 금속 박막의 증착을 돕는다. 여기서, 금속 씨드막의 형성이 불량하면 금속 박막의 증착이 어렵다. 이러한 금속 씨드막은 베리어(barrier) 금속막 위에 증착된다.
베리어 금속막은 하부 박막의 전도층 사이의 반응을 방지하기 위하여 탄탈 나이트라이드(TaN) 및 탄탈륨(Ta)으로 형성한다.
한편, 이와 같은 금속 씨드막과 베리어 금속막은 트렌치 내벽에 100Å이하의 두께로 증착된다.
이에 따라, 금속 씨드막과 베리어 금속막 형성시 트렌치의 깊이와 폭에 따라 미쳐 증착되지 않은 공간이 발생한다.
이에 따라 도 1a 내지 도 1b에 도시한 바와 같이, 종래의 싱글 다마신 공정 과정으로 형성된 금속 배선은 홀(hole)이 발생한다.
이러한 홀은 금속 박막을 증착하는 과정 중에 발생하는 것이다. 즉, 트렌치 영역에 증착된 금속 씨드막과 베리어 금속막의 불량으로 인해 트렌치를 금속 박막으로 채우는 과정 중에 미쳐 채워지지 않은 공간이 발생하여 금속 배선에 홀로 남는 것이다. 이러한 홀은 반도체 소자의 전기적 특성을 저하시키며, 신뢰성을 저하시킨다.
본 발명의 기술적 과제는 금속 배선에 홀이 형성되는 것을 방지할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는 것이다.
본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 소정의 하부 구조를 가지는 반도체 기판 위에 제1 층간 절연막을 적층하는 단계, 상기 제1 층간 절연막에 비아홀을 형성하는 단계, 상기 비아홀에 텅스텐을 채워 텅스텐 플러그를 형성하는 단계, 상기 텅스텐 플러그와 상기 제1 층간 절연막 위에 제1 베리어 금속막 패턴을 형성하는 단계, 상기 제1 베리어 금속막 패턴과 상기 제1 층간 절연막 위에 제2 층간절연막을 적층하는 단계, 상기 제2 층간 절연막을 사진 식각하여 트렌치를 형성하는 단계, 상기 트렌치 내벽과 상기 제1 베리어 금속막 위, 그리고 제2 층간 절연막 위에 제2 베리어 금속막을 형성하는 단계, 상기 트렌치 내부에 금속 박막을 형성하는 단계를 포함한다.
상기 제1 베리어 금속막의 두께가 300Å이하인 것이 바람직하다.
상기 제1 베리어 금속막 및 상기 제2 베리어 금속막은 탄탈륨으로 이루어지는 것이 바람직하다.
상기 제1 층간 절연막을 적층하는 단계는 제1 식각를 포함하는 것이 바람직하다.
상기 제2 층간 절연막을 적층하는 단계에서는 제2 식각 정지막과 저유전율 절연막을 적층하는 것이 바람직하다.
화학적 금속적 연마 공정에 의해 상기 제2 층간 절연막 위의 제2 금속 박막, 금속 씨드막 및 제2 베리어 금속막을 제거하는 단계를 더 포함하는 것이 바람직하다.
반도체 기판, 상기 반도체 기판 위에 형성되어 있고, 비아홀을 가지는 제1 층간 절연막, 상기 비아홀에 텅스텐을 채워 형성한 텅스텐 플러그, 상기 제1 층간 절연막 및 상기 텅스텐 플러그 위에 형성된 상기 제1 베리어 금속막 패턴, 상기 제1 층간 절연막 위에 형성되어 있는 상기 제2 층간 절연막, 상기 제1 베리어 금속막 패턴 위 및 상기 제2 층간 절연막 내벽과 접촉하는 제2 베리어 금속막을 포함한다.
상기 제2 층간 절연막은 상기 제1 층간 절연막 위 및 상기 제1 베리어 금속막 패턴의 일부를 덮고 있는 것이 바람직하다.
그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 2 내지 도 7은 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 공정 단계별로 나타낸 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 형성 방법은 우선, 소자 전극 또는 전도층이 형성된 박막을 포함하는 반도체 기판(1) 위에 전도층과 후속 공정에 의해 형성되는 금속 배선과의 반응을 방지하고, 후속 공정에서 층간 절연막(3)을 식각할 경우 식각 정지점으로 이용하기 위하여 제1 식각 정지막(2)을 형성한다. 그리고, 제1 식각 정지막(2) 상부에 층간 절연막(3)을 적층한다. 이후, 층간 절연막(3)을 식각하여 비아홀(6)을 형성하고, 베 리어막(7)을 증착한다.
이 때, 제1 식각 정지막(2)은 PECVD(Plasma Enhanced CVD) 장비를 이용하여 산화 질화막(SiON)으로 형성하는 것이 바람직하다.
PECVD 방법은 0 내지 500 sccm의 SiH4 ,0 내지 5000 sccm의 N2O , 0 내지 50000 sccm의 N2 를 혼합한 기체를 사용하고, 여기에 He, Ne 또는 Ar 등의 불활성 기체를 첨가하여 희석된 증착용 혼합 기체를 사용하여 박막 균일도를 향상시킬 수 있다.
그리고, 제1 식각 정지막(2)과 층간 절연막(3)을 동일한 챔버에서 형성한다. 즉, 제1 식각 정지막(2)을 형성한 후 진공 상태를 유지하면서 동일한 챔버에서 층간 절연막(3)을 형성하는 것이 바람직하다. 이는 제1 식각 정지막(2)을 형성하는 증착 기체의 혼합 비율, 플라즈마 여기 전력, 기판 온도, 챔버 압력 등의 PECVD 장비 인자를 정확하게 조절함으로써 비정질 실리콘 또는 폴리 실리콘, Si-N, Si-O 함량을 특정하게 갖도록 하기 위함이다.
이렇게 형성된 제1 식각 정지막(2)은 후속으로 이루어지는 식각 공정에서 층간 절연막(3)의 식각률(etch rate) 차이에 의한 과식각에 의해 발생하기 쉬운 패턴 불량 및 하부 박막의 손상 등을 방지할 수 있다.
그 다음, 도 3에 도시한 바와 같이, 비아홀(6)은 텅스텐으로 채워 텅스텐 플러그(8)를 형성한다.
이어, 베리어 금속막(9)을 증착하고, 이것을 트렌치가 형성될 영역에만 형성하기 위해 트렌치 마스크 패턴으로 사진 공정 및 식각 공정을 사용하여 베리어 금 속막(9)을 형성한다. 이와 같이 형성된 베리어 금속막(9)의 두께는 300Å이하로 일정하다.
이어, 도 4에 도시한 바와 같이, 층간 절연막(3)과 베리어 금속막(9) 위에 제2 식각 정지막(4) 및 저유전체 물질층(5)을 적층하고, 트렌치를 형성하기 위한 트렌치 패턴(도시하지 않음)을 형성한다. 그리고 트렌치 패턴을 마스크로 하여 저유전체 물질층(5)을 식각하여 제거함으로써 금속 배선이 형성될 트렌치를 형성한다.
이때, 제2 식각 정지막(4)은 층간 절연막(3)의 상부 표면에서 정확히 식각이 끝나고, 층간 절연막(3)의 상부 표면 부위가 식각되는 것을 방지하는 역할을 한다. 이와 같이, 층간 절연막(3)의 상부에 제2 식각 정지막(4)을 증착함으로써 저유전체 물질층(5)의 식각 시 층간 절연막(3)의 표면이 함께 식각되는 현상을 방지할 수 있다.
여기서, 제2 식각 정지막(4)이 노출되고, 저유전체 물질층(5)의 식각이 완료된 후, 저유전체 물질층(5)의 상부에 위치한 트렌치 패턴을 제거한다. 이때, 제2 식각 정지막(4)은 절연막이므로 금속배선으로부터 하부 텅스텐 플러그(8)의 전도층으로 전류를 도통시키기 위하여 제거하는 것이 바람직하다.
그 다음, 도 5에 도시한 바와 같이, 금속 박막을 증착하기 이전에 금속 박막과 텅스텐 플러그(8)를 통한 반도체 기판(1)의 하부 박막의 전도층 사이의 반응을 방지하기 위하여 트렌치 내벽과 베리어 금속막(9)의 상부 및 저유전체 물질층(5)의 상부 전면에 베리어 트렌치(barrier trench) 금속막(10)을 증착한다.
종래에 베리어 금속막(9)과 베리어 트렌치 금속막(10)은 탄탈륨과 탄탈나이트라이드로 구성되었으나 본 발명에서는 탄탈륨만으로 구성한다.
따라서, 베리어 트렌치 금속막(10)은 Ta을 수백 Å의 두께로 증착하여 형성함으로써 베리어층(9, 10)의 두께를 충분히 확보할 수 있다. 이러한 베리어 트렌치 금속막(10)은 고유저항(resistivity)이 크기 때문에 전기 분해 (electroplating process deposition : EPD)에 의한 금속 박막의 형성 공정에서 박막 표면에 전자 공급을 원활히 하기 위하여 베리어 트렌치 금속막(10) 상부에 금속 씨드(seed)막(12)을 수백 Å의 두께로 증착한다. 금속 씨드막(12)은 구리(Cu)로 형성한다.
이어, 도 6에 도시한 바와 같이, 금속 씨드막(12)을 전극으로 이용하여 전기 도금함으로써 금속 박막(11)을 형성한다.
다음 단계로, 도 7에 도시한 바와 같이, CMP 공정에 의해 저유전체 물질층(5) 상부의 금속 박막(11)과 금속 씨드막(12) 및 베리어 트렌치 금속막(10)을 연마하여 제거함으로써 안정적인 반도체 소자의 금속 배선을 완성한다. 이러한 금속 배선은 구리 배선인 것이 바람직하다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
본 발명에 따르면 다마신 공정에서 트렌치 영역을 형성하기 전에 베리어 금속막을 트렌치 영역에 형성함으로써 금속 박막의 증착을 안정화하여 금속 배선에 홀이 발생하는 것을 방지한다. 이를 통하여 소자의 전기적 특성을 향상시키고 보다 안정적인 소자를 구현한다.

Claims (8)

  1. 소정의 하부 구조를 가지는 반도체 기판 위에 제1 층간 절연막을 적층하는 단계,
    상기 제1 층간 절연막에 비아홀을 형성하는 단계,
    상기 비아홀에 텅스텐을 채워 텅스텐 플러그를 형성하는 단계,
    상기 텅스텐 플러그와 상기 제1 층간 절연막 위에 제1 베리어 금속막 패턴을 형성하는 단계,
    상기 제1 베리어 금속막 패턴과 상기 제1 층간 절연막 위에 제2 층간절연막을 적층하는단계,
    상기 제2 층간 절연막을 사진 식각하여 상기 제1 베리어 금속막을 노출하는 트렌치를 형성하는 단계,
    상기 트렌치 내벽, 상기 제1 베리어 금속막 상부 및 제2 층간 절연막 위에 제2 베리어 금속막을 형성하는 단계,
    상기 트렌치 내부에 금속 박막을 형성하는 단계
    를 포함하는 반도체 소자의 금속 배선 형성 방법.
  2. 제1항에서,
    상기 제1 베리어 금속막의 두께가 300Å이하인 금속 배선 형성 방법.
  3. 제1항에서,
    상기 제1 베리어 금속막 및 상기 제2 베리어 금속막은 탄탈륨으로 이루어진 금속 배선 형성 방법.
  4. 제1항에서,
    상기 제1 층간 절연막을 적층하는 단계는 제1 식각 정지막을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.
  5. 제1항에서,
    상기 제2 층간 절연막을 적층하는 단계에서는 제2 식각 정지막과 저유전율 절연막을 적층하는 반도체 소자의 금속 배선 형성 방법.
  6. 제1항에서,
    화학적 기계적 연마 공정에 의해 상기 제2 층간 절연막 위의 제2 금속 박막, 금속 씨드막 및 제2 베리어 금속막을 제거하는 단계를 더 포함하는 반도체 소자의 금속 배선 형성 방법.
  7. 반도체 기판,
    상기 반도체 기판 위에 형성되어 있고, 비아홀을 가지는 제1 층간 절연막,
    상기 비아홀에 텅스텐을 채우는 텅스텐 플러그,
    상기 제1 층간 절연막 및 상기 텅스텐 플러그 위에 형성된 상기 제1 베리어 금속막 패턴,
    상기 제1 층간 절연막 위에 형성되어 있는 상기 제2 층간 절연막,
    상기 제1 베리어 금속막 패턴 위 및 상기 제2 층간 절연막 내벽에 형성된 제2 베리어 금속막
    을 포함하는 반도체 소자.
  8. 제7항에서,
    상기 제2 층간 절연막은 상기 제1 층간 절연막 및 상기 제1 베리어 금속막 패턴의 일부를 덮고 있는 반도체 소자.
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