KR100588665B1 - 반도체 소자의 장벽금속층 형성 방법 - Google Patents

반도체 소자의 장벽금속층 형성 방법 Download PDF

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Abstract

본 발명은 하부 금속 배선이 형성되어 있는 상태에서 상기 하부 금속 배선을 노출시키는 비아홀 또는 비아홀 및 트렌치 상에 장벽금속층을 형성함에 있어서, 추가적인 식각 공정의 필요 없이 상기 장벽금속층을 상기 하부 금속 배선과 접촉하지 않도록 형성할 수 있는 반도체 소자의 장벽금속층 형성방법에 관한 것으로서,
본 발명에 따른 반도체 소자의 장벽금속층 형성방법은 반도체 기판 상에 하부 금속 배선을 형성하는 단계;와, 상기 하부 금속 배선을 포함한 기판 전면 상에 층간절연막을 형성하는 단계;와, 상기 층간절연막의 소정 부위를 식각하여 하부 금속 배선을 노출시키는 개구부를 형성하는 단계;와, 상기 기판에 양(+)의 전압을 인가하여 상기 하부 금속 배선과 상기 하부 금속 배선에 인접하는 층간절연막 하부를 각각 양(+)과 음(-)의 전기적 상태로 분극 시킨 상태에서, 물리기상증착 방법 또는 화학기상증착 방법을 이용하여 상기 하부 금속 배선을 제외한 상기 개구부의 측벽 및 층간절연막 상에 장벽금속층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 한다.
장벽금속층, 분극

Description

반도체 소자의 장벽금속층 형성 방법{Method for fabricating barrier metal of semiconductor device}
도 1a 내지 1e는 비아 퍼스트(Via first)법을 이용한 종래의 듀얼 다마신 공정을 설명하기 위한 공정 단면도.
도 2a 내지 2e는 본 발명에 따른 반도체 소자의 장벽금속층 형성방법을 설명하기 위한 공정 단면도.
<도면의 주요 부분에 대한 설명>
201 : 반도체 기판 202 : 하부 금속 배선
203 : 제 1 층간절연막 204 : 식각 저지층
205 : 제 2 층간절연막
본 발명의 반도체 소자의 장벽금속층 형성방법에 관한 것으로서, 보다 상세 하게는 하부 금속 배선이 형성되어 있는 상태에서 상기 하부 금속 배선을 노출시키는 비아홀 또는 비아홀 및 트렌치 상에 장벽금속층을 형성함에 있어서, 추가적인 식각 공정의 필요없이 상기 장벽금속층을 상기 하부 금속 배선과 접촉하지 않도록 형성할 수 있는 반도체 소자의 장벽금속층 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따라 배선의 미세화가 진행되고 있다. 반도체 소자에서의 미세 배선은 배선의 저항 상승을 가져오고 나아가 신호 전달 지연을 가져온다. 이러한 신호 전달 지연을 해결하기 위해 기존의 단층 배선 구조를 대신하여 다층 배선 구조가 도입되기 시작하였다.
그러나, 다층 배선 구조에서 배선간의 거리 축소가 가속화됨에 따라 동일층 배선간의 기생 용량(Parasitic Capacitance)이 증가하고 반도체 소자의 신호 전달 지연이 더욱 심화되고 있다. 특히, 미세 선폭의 배선의 경우, 배선의 기생 용량으로 인한 신호 전달 지연이 반도체 소자의 동작 특성에 크게 영향을 미친다. 이러한 배선간의 기생 용량을 저감시키기 위해서는 배선의 두께를 줄이고 층간절연막의 두께를 늘리는 것이 바람직하다. 따라서, 배선을 비저항이 낮은 물질로 형성시키고 층간절연막을 유전율이 낮은 물질로 형성시키는 방안의 하나로 배선 물질로서, 구리(Cu)가 현재 사용되고 층간절연막 물질로서 다양한 물질들이 제안되고 있다. 하지만, 구리의 경우 식각 부산물의 증기압이 낮기 때문에 건식 식각의 어려움이 많다.
이러한 문제점을 해결하기 위해 최근에는, 층간절연막에 비아홀(via hole) 또는 비아홀 및 트렌치를 형성시키고 상기 비아홀 또는 비아홀 및 트렌치에 구리를 매립시키고 평탄화시킴으로써 구리 배선을 형성시키는 다마신(Damascene) 또는 듀얼(Dual) 다마신 공정이 사용되고 있다.
종래의 듀얼 다마신 공정을 도면을 참조하여 설명하면 다음과 같다. 도 1a 내지 1e는 비아 퍼스트(Via first)법을 이용한 종래의 듀얼 다마신 공정을 설명하기 위한 공정 단면도이다.
먼저, 도 1a에 도시한 바와 같이 하부 금속 배선 등이 미리 형성되어 있는 반도체 기판(101) 상에 저유전율의 제 1 층간절연막을 적층한다. 이어, 상기 제 1 층간절연막(102) 상에 실리콘 질화막 등의 재질로 식각 저지층(103)을 적층한 다음, 상기 식각 저지층 상에 저유전율 특성을 갖는 제 2 층간절연막(104)을 적층한다. 그런 다음, 상기 제 2 층간절연막(104) 상에 감광막을 도포한 후, 선택적으로 패터닝하여 비아홀 영역에 상응하는 부위의 제 2 층간절연막(104)을 노출시키는 제 1 감광막 패턴(105)을 형성한다.
이와 같은 상태에서, 도 1b에 도시한 바와 같이 상기 제 1 감광막 패턴(105)을 식각 마스크로 이용하여 노출된 상기 제 2 층간절연막(104)을 식각하여 제거한다. 상기 제 2 층간절연막(104)이 식각되어 식각 저지층(103)이 드러난 상태에서, 식각 공정을 계속 진행하여 상기 노출된 식각 저지층 및 제 1 층간절연막(102)을 차례로 식각하여 제거한다. 이에 따라, 비아홀(106)이 형성된다.
비아홀이 형성된 상태에서, 도 1c에 도시한 바와 같이 상기 제 2 층간절연막(104)을 포함한 기판 전면 상에 감광막을 도포한 후 포토리소그래피 공정을 통해 선택적으로 패터닝하여 트렌치 영역에 상응하는 부위의 제 2 층간절연막(104)을 노출시키도록 제 2 감광막 패턴(107)을 형성한다.
상기 제 2 감광막 패턴(107)을 식각 마스크로 이용하여 도 1d에 도시한 바와 같이 노출된 상기 제 2 층간절연막(104)을 식각, 제거하면 트렌치(108)가 형성된다.
이와 같이 비아홀(106)과 트렌치(108)가 형성된 상태에서, 도 1e에 도시한 바와 같이 상기 비아홀 및 트렌치 상에 소정 두께를 갖는 장벽금속층(109)을 형성한다. 그런 다음, 상기 비아홀 및 트렌치를 충분히 매립하도록 금속층(110) 예를 들어, 구리 금속층을 적층한다. 이어, 상기 장벽금속층(109) 및 구리 금속층(110)을 상기 제 2 층간절연막에 평탄화시켜 상기 비아홀 및 트렌치에 각각 플러그 및 상부 금속 배선을 형성하면 종래 기술에 따른 듀얼 다마신 공정은 완료된다.
상기의 공정을 통해 완성된 종래의 반도체 소자 구조(도 1e 참조)는 상부 금속 배선과 하부 금속 배선 사이에 상기 금속 배선들과 다른 종류의 금속층 즉, 장벽금속층이 존재하게 되어 반도체 소자의 저항이 증가하는 단점이 있다.
이러한 저항 증가의 문제점을 해결하기 위해 종래의 또 다른 기술은 상기 비아홀 및 트렌치 상에 장벽금속층을 적층한 후에 상기 하부 금속 배선과 접촉하는 장벽금속층을 플라즈마를 이용한 건식 식각을 통해 제거하여 하부 금속 배선을 노출시키는 방법을 제시하고 있다.
그러나, 이와 같은 방법은 장벽금속층 형성 후 추가적인 식각 공정이 추가됨 에 따라, 공정 재현성 담보 및 최적의 공정 조건 설정에 어려움이 뒤따른다. 또한, 전체 공정 시간이 증가됨에 따라 효율성 제고에 문제가 있다. 더욱이, 장벽금속층의 건식 식각시 주변 구조물들이 플라즈마에 의한 손상을 입게 되어 소자의 신뢰성이 저하된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 하부 금속 배선이 형성되어 있는 상태에서 상기 하부 금속 배선을 노출시키는 비아홀 또는 비아홀 및 트렌치 상에 장벽금속층을 형성함에 있어서, 추가적인 식각 공정의 필요 없이 상기 장벽금속층을 상기 하부 금속 배선과 접촉하지 않도록 형성할 수 있는 반도체 소자의 장벽금속층 형성방법을 제공하는 것을 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 장벽금속층 형성방법은 반도체 기판 상에 하부 금속 배선을 형성하는 단계;와, 상기 하부 금속 배선을 포함한 기판 전면 상에 층간절연막을 형성하는 단계;와, 상기 층간절연막의 소정 부위를 식각하여 하부 금속 배선을 노출시키는 개구부를 형성하는 단계;와, 상기 기판에 양(+)의 전압을 인가하여 상기 하부 금속 배선과 상기 하부 금속 배선에 인접하는 층간절연막 하부를 각각 양(+)과 음(-)의 전기적 상태로 분극 시킨 상태에서, 물리기상증착 방법 또는 화학기상증착 방법을 이용하여 상기 하부 금속 배선을 제외한 상기 개구부의 측벽 및 층간절연막 상에 장벽금속층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 한다.
바람직하게는, 상기 개구부는 비아홀 및 트렌치로 구성되거나 비아홀만으로 구성되도록 형성할 수 있다.
바람직하게는, 상기 장벽금속층은 탄탈륨(Ta), 티타늄(Ti) 등 중 어느 하나로 이루어지는 단일층으로 구성하거나, 티타늄/티타늄 질화막(Ti/TiN) 또는 탄탈륨/탄탈륨 질화막(Ta/TaN)의 이중층으로 형성할 수 있다.
바람직하게는, 상기 장벽금속층을 형성하는 물리기상증착 방법으로 이온 금속 플라즈마(Ionized Metal Plasma) 공정 또는 콜리메이터(Collimator) 스퍼터링 공정 등 중 어느 한 공정을 이용할 수 있다.
바람직하게는, 상기 장벽금속층을 형성하는 화학기상증착 방법으로 플라즈마 강화 금속유기화학기상증착(Plasma enhanced MOCVD) 공정을 이용할 수 있다.
바람직하게는, 상기 기판에 양(+)의 전압을 인가하는 방법은, 상기 기판이 안착되어 있는 웨이퍼 척에 양(+)의 전압을 인가하여 상기 기판에 양(+)의 전압이 인가되도록 할 수 있다.
바람직하게는, 상기 웨이퍼 척에 인가되는 양(+)의 전압은 단위면적당 1∼90eV 정도이다.
본 발명의 특징에 따르면, 장벽금속층 적층시 반도체 기판이 안착되는 웨이퍼 척에 양(+)의 전압을 인가시킴으로써 비아홀 하부의 금속 배선 표면을 전기적으로 양(+)의 상태로 만들어 분극(Polarization) 현상에 의해 금속 배선과 인접하는 층간절연막의 하부를 전기적으로 음(-)의 상태로 유도하여 증착되는 양(+)의 금속 입자들이 정전기적 척력에 의해 상기 금속 배선 표면에 적층되지 않도록 한다. 이 에 따라, 금속 배선의 접촉 저항을 감소시키기 위해 종래와 같이 비아홀 하부의 금속 배선 상부에 형성된 장벽금속층을 제거하기 위한 추가적인 공정의 필요가 없게 된다.
이하, 도면을 참조하여 본 발명에 따른 반도체 소자의 장벽금속층 형성방법을 상세히 설명하기로 한다. 도 2a 내지 2e는 본 발명에 따른 반도체 소자의 장벽금속층 형성방법을 설명하기 위한 공정 단면도이다.
참고로, 듀얼 다마신 공정은 크게 비아 퍼스트(Via first)법, 트렌치 퍼스트(Trench first)법, 자기정렬(Self-aligned)법으로 구분되는데, 상기 비아 퍼스트법은 층간절연막을 식각하여 비아홀을 먼저 형성한 후, 상기 층간절연막을 다시 식각하여 비아홀 상부에 트렌치를 형성하는 방법이고, 상기 트렌치 퍼스트법은 반대로 트렌치를 먼저 형성한 후, 비아홀을 형성하는 방법이며, 상기 자기정렬 방법은 트렌치 구조 하부에 비아홀 영역이 정렬되어 있는 상태에서 트렌치 식각시 비아홀도 동시에 형성하는 방법이다. 본 발명에 따른 반도체 소자의 제조방법은 상기의 3가지 듀얼 다마신 공정을 모두 적용시킬 수 있으나 편의상 상기 비아 퍼스트법을 중심으로 설명하기로 한다.
먼저, 도 2a에 도시한 바와 같이 반도체 기판(201) 상에 금속층 예를 들어, 구리 금속층을 적층한 다음, 선택적으로 패터닝하여 하부 금속 배선(202)을 형성한다. 여기서, 도면에 도시하지 않았지만 상기 기판(201)에는 기판(201)의 액티브 영역을 구분하기 위한 소자분리막, 상기 액티브 영역 상의 트랜지스터 및 캐패시터 등이 미리 형성되어 있음은 자명한 사실이다.
그런 다음, 상기 하부 금속 배선(202)을 포함한 기판(201) 전면 상에 저유전율의 제 1 층간절연막(203)을 적층한다. 상기 제 1 층간절연막(203)은 다양한 재료를 사용하여 형성할 수 있는데 구체적으로, LP-TEOS(Low Pressure Tetra Ethyl Ortho Silicate), O3-TEOS, d-TEOS 등과 같은 TEOS 계열의 산화막 또는 고밀도 플라즈마 화학기상증착법(High Density Plasma CVD)을 이용하여 적층하는 FSG(Fluorine Silicate Glass), USG(Undoped Silicate Glass) 또는 SiH4 막 또는 BPSG를 사용하여 형성할 수 있다.
이어, 상기 제 1 층간절연막(203) 상에 실리콘 질화막 등의 재질로 식각 저지층(204)을 적층한 다음, 상기 식각 저지층(204) 상에 저유전율의 제 2 층간절연막(205)을 적층한다. 상기 제 2 층간절연막(205)은 상기 제 1 층간절연막(203)의 적층에 사용된 재료 중 어느 한 물질을 사용하여 적층할 수 있다.
그런 다음, 상기 제 2 층간절연막(205) 상에 감광막을 도포한 후, 선택적으로 패터닝하여 비아홀 영역에 상응하는 부위의 제 2 층간절연막(205)을 노출시키는 제 1 감광막 패턴을 형성한다.
이와 같은 상태에서, 상기 제 1 감광막 패턴을 식각 마스크로 이용하여 노출된 상기 제 2 층간절연막(205)을 식각하여 제거한다. 상기 제 2 층간절연막(205)이 식각되어 식각 저지층(204)이 드러난 상태에서, 식각 공정을 계속 진행하여 상기 노출된 식각 저지층(204) 및 제 1 층간절연막(203)을 차례로 식각, 제거하여 상기 하부 금속 배선(202)을 노출시킨다. 이에 따라, 비아홀(207)이 형성된다.
상기 비아홀이 형성된 상태에서, 도 2b에 도시한 바와 같이 상기 제 2 층간절연막(205)을 포함한 기판(201) 전면 상에 감광막을 도포한 후 포토리소그래피 공정을 통해 선택적으로 패터닝하여 트렌치 영역에 상응하는 부위의 제 2 층간절연막(205)을 노출시키도록 제 2 감광막 패턴을 형성한다. 그런 다음, 상기 제 2 감광막 패턴을 식각 마스크로 이용하여 노출된 상기 제 2 층간절연막(205)을 식각, 제거하면 트렌치(209)가 형성된다.
이와 같은 상태에서, 상기 비아홀(207) 및 트렌치(209) 내에 장벽금속층을 형성하는 공정을 진행한다. 상기 장벽금속층은 탄탈륨(Ta), 티타늄(Ti) 등의 단일층으로 구성하거나 티타늄/티타늄 질화막(Ti/TiN) 또는 탄탈륨/탄탈륨 질화막(Ta/TaN)의 이중층으로 구성할 수도 있다. 이와 같은 장벽금속층은 스퍼터링 공정 또는 화학기상증착 공정을 통하여 형성되는데, 이들 공정들은 모두 소정의 공정 챔버 내에서 공정이 진행되는데, 기본적으로 챔버 내에 구비된 웨이퍼 척 상에 반도체 기판(201)이 장착된 상태에서 스퍼터링 또는 화학기상증착 공정이 진행된다. 통상적으로, 상기 웨이퍼 척은 정전척(Electrostatic chuck)으로 구성되어, 척 상에 안착되는 반도체 기판(201)을 전기적으로 고정시키는 역할을 한다.
상기 장벽금속층 형성에 대한 구체적인 공정 설명을 하면 다음과 같다. 도 2c에 도시한 바와 같이, 장벽금속층(210)은 이온 금속 플라즈마(Ionized Metal Plasma) 공정 또는 콜리메이터(Collimator) 스퍼터링 공정과 같은 물리기상증착(Physical Vapor Deposition) 방법 및 금속유기화학기상증착(Metal Organic Chemical Vapor Deposition, MOCVD) 공정과 같은 화학기상증착 방법을 통해 적층된다.
이 때, 전술한 바와 같이 상기 반도체 기판(201)은 공정 수행을 위해 소정의 웨이퍼 척 예를 들어, 정전척 상에 안착되어 있는데 상기 장벽금속층(210)의 적층 공정시 상기 웨이퍼 척에 단위면적당 1∼90eV 의 에너지로 양(+)의 전압을 인가하면 상기 기판(201) 표면 역시, 양(+)의 전압이 인가된 상태가 된다. 또한, 상기 반도체 기판(201)은 제 1 및 제 2 층간절연막(203)(205)이 형성되고 하부 금속 배선(202)이 노출된 상태이기 때문에, 상기 노출된 하부 금속 배선(202) 표면은 전기적으로 양(+)의 상태를 유지하게 된다. 이와 동시에, 상기 노출된 하부 금속 배선(202) 표면이 전기적으로 양(+)의 상태를 띠게 됨에 따라, 분극(Polarization) 현상에 의해 상기 하부 금속 배선(202)과 인접한 제 1 층간절연막(203)의 하측 부분은 전기적으로 음(-)의 상태가 되고, 그 이외의 제 1 층간절연막(203) 및 제 2 층간절연막(205)의 표면은 전기적으로 중성의 상태가 된다.
한편, 스퍼터링 공정시 기판(201)에 증착되는 금속입자들은 전기적으로 양(+)의 상태로 이온화되어 있기 때문에, 상기 분극 상태를 이루고 있는 기판(201) 상에 증착시 양(+)의 전압이 인가되어 있는 하부 금속 배선(202)의 표면에는 정적기적 척력에 의해 증착되지 않고 전기적으로 음(-)의 상태 또는 중성의 상태를 이루고 있는 제 1 및 제 2 층간절연막(203)(205) 상에만 증착하게 된다. 이에 따라, 도 2d에 도시한 바와 같이 비아홀과 트렌치의 측벽 및 트렌치 하부에만 장벽금속층(210)이 적층된다. 여기서, 상기 스퍼터링 공정 이외에 화학기상증착 방 법을 이용하는 경우는 상기 공정 챔버 내에 플라즈마를 인가(Plasma Enhanced CVD, PECVD)하여 금속입자를 전기적으로 양의 상태로 만들 수 있다. 이에 따라, 도 2d에 도시한 바와 같이 비아홀과 트렌치의 측벽 및 트렌치 하부에만 장벽금속층(210)이 적층된다.
이와 같은 장벽금속층(210) 형성 방법은 탄탈륨(Ta), 티타늄(Ti) 등의 단일층으로 이루어지는 장벽금속층(210)이나 티타늄/티타늄 질화막(Ti/TiN) 또는 탄탈륨/탄탈륨 질화막(Ta/TaN)의 이중층으로 구성되는 장벽금속층(210)에 모두 적용할 수 있다. 또한, 본 발명의 실시예는 듀얼 다마신 공정을 중심으로 설명하였으나, 비아홀만 형성하는 다마신 공정은 물론 장벽금속층(210)이 형성되는 모든 개구부에 적용할 수 있다.
상기 장벽금속층(210)이 형성된 상태에서, 도 2e에 도시한 바와 같이 상기 비아홀 및 트렌치를 충분히 매립하도록 구리와 같은 금속층을 적층시킨 후 상기 금속층 및 상기 제 2 층간절연막(205) 상의 장벽금속층(210)을 화학기계적연마 공정 등을 통하여 상기 제 2 층간절연막(205) 상에 평탄화시켜 플러그와 상부 금속 배선을 완성하면 본 발명에 따른 반도체 소자의 장벽금속층(210) 형성방법은 완료된다.
본 발명에 따른 반도체 소자의 장벽금속층 형성방법은 다음과 같은 효과가 있다.
장벽금속층 적층시 반도체 기판이 안착되는 웨이퍼 척에 양(+)의 전압을 인 가시킴으로써 비아홀 하부의 금속 배선 표면을 전기적으로 양(+)의 상태로 만들어 분극(Polarization) 현상에 의해 금속 배선과 인접하는 층간절연막의 하부를 전기적으로 음(-)의 상태로 유도하여 증착되는 양(+)의 금속 입자들이 정전기적 척력에 의해 상기 금속 배선 표면에 적층되지 않도록 한다.
이에 따라, 금속 배선의 접촉 저항을 감소시키기 위해 종래와 같이 비아홀 하부의 금속 배선 상부에 형성된 장벽금속층을 제거하기 위한 추가적인 공정의 필요가 없이 반도체 소자의 신뢰성을 담보할 수 있게 된다.

Claims (7)

  1. 반도체 기판 상에 하부 금속 배선을 형성하는 단계;
    상기 하부 금속 배선을 포함한 기판 전면 상에 층간절연막을 형성하는 단계;
    상기 층간절연막의 소정 부위를 식각하여 하부 금속 배선을 노출시키는 개구부를 형성하는 단계;
    상기 기판에 양(+)의 전압을 인가하여 상기 하부 금속 배선과 상기 하부 금속 배선에 인접하는 층간절연막 하부를 각각 양(+)과 음(-)의 전기적 상태로 분극 시킨 상태에서, 물리기상증착 또는 화학기상증착 방법을 이용하여 상기 하부 금속 배선을 제외한 상기 개구부의 측벽 및 층간절연막 상에 장벽금속층을 형성하는 단계;를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 장벽금속층 형성방법.
  2. 제 1 항에 있어서, 상기 개구부는 비아홀 및 트렌치로 구성되거나 비아홀만으로 구성되도록 형성하는 것을 특징으로 하는 반도체 소자의 장벽금속층 형성방법.
  3. 제 1 항에 있어서, 상기 장벽금속층은 탄탈륨(Ta), 티타늄(Ti) 등 중 어느 하나로 이루어지는 단일층으로 구성하거나, 티타늄/티타늄 질화막(Ti/TiN) 또는 탄탈륨/탄탈륨 질화막(Ta/TaN)의 이중층으로 형성하는 것을 특징으로 하는 반도체 소자의 장벽금속층 형성방법.
  4. 제 1 항에 있어서, 상기 장벽금속층을 형성하는 물리기상증착 방법으로 이온 금속 플라즈마(Ionized Metal Plasma) 공정 또는 콜리메이터(Collimator) 스퍼터링 공정 등 중 어느 한 공정을 이용하는 것을 특징으로 하는 반도체 소자의 장벽금속층 형성방법.
  5. 제 1 항에 있어서, 상기 장벽금속층을 형성하는 화학기상증착 방법으로 플라즈마 강화 금속유기화학기상증착(Plasma enhanced MOCVD) 공정을 이용하는 것을 특징으로 하는 반도체 소자의 장벽금속층 형성방법.
  6. 제 1 항에 있어서, 상기 기판에 양(+)의 전압을 인가하는 방법은,
    상기 기판이 안착되어 있는 웨이퍼 척에 양(+)의 전압을 인가하여 상기 기판에 양(+)의 전압이 인가되도록 하는 것을 특징으로 하는 반도체 소자의 장벽금속층 형성방법.
  7. 제 6 항에 있어서, 상기 웨이퍼 척에 인가되는 양(+)의 전압은 단위면적당 1∼90eV 인 것을 특징으로 하는 반도체 소자의 장벽금속층 형성방법.
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