JP2004146452A - 半導体装置に適用される配線構造の製造方法 - Google Patents
半導体装置に適用される配線構造の製造方法 Download PDFInfo
- Publication number
- JP2004146452A JP2004146452A JP2002307324A JP2002307324A JP2004146452A JP 2004146452 A JP2004146452 A JP 2004146452A JP 2002307324 A JP2002307324 A JP 2002307324A JP 2002307324 A JP2002307324 A JP 2002307324A JP 2004146452 A JP2004146452 A JP 2004146452A
- Authority
- JP
- Japan
- Prior art keywords
- barrier metal
- metal layer
- interlayer insulating
- insulating film
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
【課題】CMPなどの研磨処理中に、バリアメタル層と層間絶縁膜との界面で発生する剥離を抑制することができる半導体装置に適用される配線構造の製造方法を提供する。
【解決手段】基板11上に形成した層間絶縁膜41に、導電体プラグやダマシン配線を形成した半導体装置に適用される配線構造の製造方法において、上記層間絶縁膜41表面および上記層間絶縁膜41に形成した配線凹部42の内表面に、TiN/Ti層からなるバリアメタル層43を形成するバリアメタル層形成工程と、上記配線凹部42に導電体層を埋め込む導電体層形成工程と、余分に堆積した上記導電体層を研磨により除去する研磨工程とを備える。上記バリアメタル層形成工程のTiN層を形成する工程においては、基板11を200℃以上300℃未満に保持して成膜後のバリアメタル層43の残留応力を低減する。
【選択図】 図3
【解決手段】基板11上に形成した層間絶縁膜41に、導電体プラグやダマシン配線を形成した半導体装置に適用される配線構造の製造方法において、上記層間絶縁膜41表面および上記層間絶縁膜41に形成した配線凹部42の内表面に、TiN/Ti層からなるバリアメタル層43を形成するバリアメタル層形成工程と、上記配線凹部42に導電体層を埋め込む導電体層形成工程と、余分に堆積した上記導電体層を研磨により除去する研磨工程とを備える。上記バリアメタル層形成工程のTiN層を形成する工程においては、基板11を200℃以上300℃未満に保持して成膜後のバリアメタル層43の残留応力を低減する。
【選択図】 図3
Description
【0001】
【発明の属する技術分野】
この発明は、半導体装置に適用される配線構造の製造方法に関し、より特定的には、化学的機械的研磨(CMP:Chemical Mechanical Polishing)などの研磨処理中において、導電層が剥離することを抑制することができる半導体装置に適用される配線構造の製造方法に関する。
【0002】
【従来の技術】
近年、半導体集積回路の微細化にともない、導電体プラグやダマシン配線を形成することが多くなった。これらを形成するにあたっては、まず層間絶縁膜に接続孔や配線溝を形成する。次に、この形成された配線凹部の内表面および層間絶縁膜の表面に、TiN/Ti層からなるバリアメタル層を形成する(特許文献1参照)。さらに、CVD(Chemical Vapor Deposition)により、タングステン膜などの導電体層を形成した後、CMPにより余分な部分を研磨して除去する。
【0003】
集積回路基板の微細化にともない、配線凹部に対してさらなる良好な導電体層の埋め込みが要求されており、そのためにはバリアメタル層であるTiN/Ti膜のカバレッジ性を高める必要がある。これに対応するため、指向性スパッタ方式が導入されている。特に最近では、イオン化したスパッタ粒子にバイアスを印加することで指向性を高める方式が用いられている。
【0004】
【特許文献1】
特開平10−70091号公報
【0005】
【発明が解決しようとする課題】
しかしながら、図8に示すようにこれらスパッタ方式で形成されたバリアメタル層103であるTiN/Ti膜上の導電体層104は、スラリー105および研磨布106を用いて行なうCMP処理中に、層間絶縁膜102との界面で剥離することある。この剥離が生じた場合には、図8にA、Bで示すような剥離した箇所では、その後のCMP処理において層間絶縁膜102の局所的な過剰研磨が発生する。その結果、表面平坦性の劣化、下層配線の露出や剥離した層間絶縁膜破片によるウエハ表面のスクラッチが発生して問題となっている。
【0006】
この発明は、上記課題を解決するためになされたものであり、CMPなどの研磨処理中に、バリアメタル層と層間絶縁膜との界面で発生する剥離を抑制することができる半導体装置に適用される配線構造の製造方法を提供することを目的とする。
【0007】
【課題を解決するための手段】
この発明に基づいた半導体装置に適用される配線構造の製造方法のある局面に従えば、基板上に形成した層間絶縁膜に、導電体プラグやダマシン配線を形成した半導体装置に適用される配線構造の製造方法であって、上記層間絶縁膜表面および上記層間絶縁膜に形成した配線凹部の内表面に、TiN/Ti層からなるバリアメタル層を形成するバリアメタル層形成工程と、上記配線凹部に導電体層を埋め込む導電体層形成工程と、余分に堆積した上記導電体層を研磨により除去する研磨工程とを備え、上記バリアメタル層形成工程のTiN層を形成する工程においては、上記基板の温度を200℃以上300℃未満に保持する。
【0008】
この発明に基づいた半導体装置に適用される配線構造の製造方法の他の局面に従えば、基板上に形成した層間絶縁膜に、導電体プラグやダマシン配線を形成した半導体装置に適用される配線構造の製造方法であって、上記層間絶縁膜表面および上記層間絶縁膜に形成した配線凹部の内表面に、バリアメタル層を形成するバリアメタル層形成工程と、上記配線凹部に導電体層を埋め込む導電体層形成工程と、余分に堆積した上記導電体層を研磨により除去する研磨工程とを備え、上記バリアメタル層形成工程は、バイアススパッタリングを用いて行なわれ、上記バイアススパッタリングにおいては、バイアスパワーを100W以下とした。
【0009】
【発明の実施の形態】
以下、本発明に基づいた各実施の形態における半導体装置に適用される配線構造の製造方法について、図を参照しながら説明する。なお本明細書において、配線凹部とは、層間絶縁膜に形成した導電体プラグを埋め込むためのコンタクトホールやビアホールなどの接続孔またはダマシン配線を形成するための配線溝をいうものとする。
【0010】
(実施の形態1)
図1は、本実施の形態における製造方法を用いて製造した半導体装置の配線構造を示す断面図であり、図2から図5は、本実施の形態における半導体装置に適用される配線構造の製造方法により層間絶縁膜に導電体プラグを形成する工程を示す断面工程図であり、図6は、スパッタリング装置の概要図である。
【0011】
(半導体装置の配線構造)
図1を参照して、半導体装置の配線構造について説明する。
【0012】
Siで構成された基板11の上層には、SiOで構成された第1層間絶縁膜12が設けられている。この第1層間絶縁膜12には、第1導電体プラグ21とダマシン配線25が設けられている。第1導電体プラグ21は、配線凹部としてのビアホール22の内表面に、バリアメタル層23が設けられ、その内部に導電体層24が埋め込まれている。また、ダマシン配線25は、配線凹部としての配線溝26の内表面にバリアメタル層27が設けられ、その内部に導電体層28が埋め込まれている。このバリアメタル層23、27は、TiN/Ti層により構成され、導電体層24、28は、タングステン、アルミニウムなどで構成されている。
【0013】
第1層間絶縁膜12の上層には、SiOで構成された第2層間絶縁膜13が設けられている。この第2層間絶縁膜13には、第1配線層31および第2配線層32が設けられており、第1配線層31は、前記第1導電体プラグ21に接続している。また、第2配線層32に接続するように第2導電体プラグ33が設けられ、第2導電体プラグ33に接続するように第3配線層38が設けられている。第2導電体プラグ32は、配線凹部としてのコンタクトホール34の内表面にバリアメタル層35が設けられ、その内部に導電体層36が埋め込まれて設けられている。
【0014】
(半導体装置に適用される配線構造の製造方法)
図2から図5を参照して、半導体装置に適用される配線構造の製造方法について説明する。ここでは上記配線構造で説明した、第1導電体プラグ21のような導電体プラグの製造方法について説明する。
【0015】
図2を参照して、Siで構成された基板11の表面上に、SiOからなる層間絶縁膜41を形成する。次に層間絶縁膜41にレジストを塗布し、このレジストをパターニングすることにより図示しないレジストパターンを形成する。このレジストパターンをマスクとして、ドライエッチングし、配線凹部としてのビアホール42を形成する。
【0016】
図3を参照して、指向性バイアススパッタリングにより、層間絶縁膜41の表面およびビアホール42の内表面に、バリアメタル層43を形成する(バリアメタル層形成工程)。このバリアメタル層43は、TiN/Ti層で構成する。この工程においては、まず所定温度のアルゴンガスを基板11の裏面側から吹きつけ、基板11の温度を200℃以上300℃未満に加熱する。このときのアルゴンガスの温度は、200℃〜300℃程度に設定する。次にこの温度を維持しながら指向性バイアススパッタリングにより、Ti層を堆積させる。続いて、同じく上記温度を維持しながら指向性バイアススパッタリングにより、TiN層を堆積させる。
【0017】
図4を参照して、ビアホール42の内部に、アルミニウムからなる導電体層44を形成する(導電体層形成工程)。導電体層44は、CVDにより構成され、ビアホール42の内部のみならず、層間絶縁膜41の表面にもアルミニウムからなる導電体層44が堆積する。
【0018】
図5を参照して、層間絶縁膜41の表面に余分に堆積した導電体層44をCMP法により研磨して除去する(研磨工程)。CMPは、導電体層44の表面にスラリー51を付与するとともに、研磨布52で水平に摩擦を加えることで行なう。このとき同時にバリアメタル層43の、層間絶縁膜41表面に堆積した部分も除去される。CMP処理が終了すると、層間絶縁膜41表面および導電体プラグの導電体層44表面が露出する。
【0019】
実施の形態1において、指向性バイアススパッタリングに用いるスパッタリング装置について説明する。図6に示すように、基板11と接触する陽極61と、基板11に対向するターゲット62と、陽極61とターゲット62との間に電圧を印加する電源装置63と、加熱装置64と、制御装置65とを有している。
【0020】
加熱装置64は、上方に向かって所定の温度のアルゴンガスを噴出し、基板11の裏面にアルゴンガスを吹き付ける装置である。アルゴンガスの温度は、基板11の温度が200℃以上300℃未満となるように制御することができる。
【0021】
(作用・効果)
本実施の形態の半導体装置に適用される配線構造の製造方法によれば、次の作用、効果が得られる。
【0022】
本実施の形態においては、バリアメタル層形成工程のTiN層を形成する工程においては、基板11の温度を200℃以上300℃未満に維持しながらTiN層を形成した。
【0023】
これにより結晶構造が変化してTiN結晶の配向性はアモルファス状態から(111)配向となる。この結晶変化にともない、バリアメタル層43の線膨張係数が、基板11を構成するSiに近づく。その結果、成膜後のバリアメタル層43の残留応力を低減することができる。
【0024】
また、基板11の温度を300℃未満に保持することで、導電体層44にアルミニウムのような低融点の金属を用いた場合でも、その隆起を防止することができる。
【0025】
本実施の形態においては、バリアメタル層形成工程において、高温のガスを基板11の裏面側から吹きつけて、基板11の温度を上記範囲に維持したので、むら無く均等に加熱することができる。
【0026】
本実施の形態では、上記のように構成したので、バリアメタル層43の成膜後の残留応力を減少させることができ、層間絶縁膜41とバリアメタル層43との密着性が向上する。その結果、CMPなどの研磨工程において、バリアメタル層43と層間絶縁膜41との界面で生じる剥離を抑制することができる。
【0027】
本実施の形態では、バリアメタル層形成工程において、TiN/Tiの堆積を全て指向性バイアススパッタリングにより行なったが、例えばCVDなどの他の方法で行なった場合でも、基板11の温度を200℃以上300℃未満に保持しながらTiN層を形成すれば、バリアメタル層43の残留応力を低減する効果を得ることができる。
【0028】
また、本実施の形態では、基板11の温度を保持するために、高温のガスを吹きつけて加熱したが、静電チャックによる吸着により加熱してもよい。この場合には、基板11の均一な加熱が可能となる。
【0029】
(実施の形態2)
実施の形態2について、実施の形態1と異なる事項のみを説明する。図7は本実施の形態の半導体装置に適用される配線構造の製造方法の工程の一部を示す断面工程図である。
【0030】
(半導体装置に適用される配線構造の製造方法)
本実施の形態においては、バリアメタル層形成工程において、指向性バイアススパッタリングを用いる。指向性バイアススパッタリングにおいては、図7に示すように一部がイオン化したTiスパッタ粒子をTiターゲット62から放出させ、TiN/Ti層を層間絶縁膜41に堆積させる。そのときバイアスパワーは50W以上100W以下に設定する。
【0031】
本実施の形態に用いるスパッタリング装置は、図6に示すように制御装置65を備えている。制御装置65は、電源装置63により陽極61とターゲット62との間に加えられるバイアスパワーを制御するものである。この制御装置65により、バイアスパワーを100W以下に保つことができる。このスパッタリング装置によれば、形成したバリアメタル層を構成する原子の格子間隔の拡大が抑制され、成膜後にバリアメタル層に生じる圧縮の残留応力を低減することができる。
【0032】
(作用・効果)
本実施の形態においては、バリアメタル層形成工程において、指向性バイアススパッタリングのバイアスパワーを100W以下にした。これによりバイアススパッタリング中に、バリアメタル層43に打ち込まれるアルゴン原子の数を減少させることができる。その結果、バリアメタル層43を構成する原子の格子間隔の拡大が抑制され、成膜後にバリアメタル層43に生じる圧縮の残留応力を低減することができる。
【0033】
また、本実施の形態においては、バリアメタル層形成工程において、指向性バイアススパッタリングのバイアスパワーを50W以上にした。一般にバイアスパワーを減少させると、スパッタ粒子の指向性低下によりカバレッジ性が悪化するが、50W以上にすることで、その影響を許容範囲内にすることができる。
【0034】
これらの結果、バリアメタル層43の成膜後の残留応力を減少させることができ、層間絶縁膜41との密着性が向上するので、CMPなどの研磨工程において、バリアメタル層43と層間絶縁膜41との界面で生じる剥離を抑制することができる。
【0035】
本実施の形態では、バリアメタル層形成工程においてバイアスパワーを50W以上としたが、配線凹部の底部におけるバリアメタル層43のカバレッジの要求が低い場合には、50W未満でもよい。この場合には、スパッタリング中にバリアメタル層に打ち込まれるアルゴン原子の数をさらに減少させることができる。
【0036】
以上、実施の形態1および実施の形態2について説明したが、実施の形態1および実施の形態2を組み合わせて行なっても良い。すなわち、バリアメタル層形成工程のTiN層を形成する工程において、基板11の温度を200℃以上に保持し、かつ指向性バイアススパッタリングのバイアスパワーを100W以下に保持するようにしても良い。これにより、成膜後のバリアメタル層43における残留応力をさらに低減することができる。
【0037】
図1を参照して、上記のような配線構造の製造方法を適用して製造した半導体装置について説明する。この半導体装置は、基板11上に形成した層間絶縁膜12、13に、導電体プラグ21、33やダマシン配線25が設けられたものであり、層間絶縁膜12、13の配線凹部22、26、34の内表面に設けられたバリアメタル層23、27、35と、上記配線凹部22、26、34に埋め込まれた導電体層24、28、36とを備えている。実施の形態1および2の製造方法を適用した半導体装置のバリアメタル層23、27、35の残留応力は、3.0×109Pa以下となる。
【0038】
発明者らが実験を行なった結果によると、バリアメタル層23、27、35の残留応力が3.0×109Pa以下であれば、CMPなどによる研磨工程において、バリアメタル層23、27、35と層間絶縁膜12、13との界面で発生する剥離を顕著に減少させることができる。
【0039】
なお、今回開示した上記実施の形態はすべての点で例示であって、限定的な解釈の根拠となるものではない。したがって、本発明の技術的範囲は、上記した実施の形態のみによって解釈されるのではなく、特許請求の範囲の記載に基づいて画定される。また、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【0040】
【発明の効果】
この発明に基づいた半導体装置に適用される配線構造の製造方法によると、成膜後のバリアメタル層の残留応力を効果的に低減することができる。これにより、バリアメタル層と層間絶縁膜との密着性が向上し、研磨工程におけるバリアメタル層と層間絶縁膜との界面で発生する剥離を抑制することができる。
【図面の簡単な説明】
【図1】この発明に基づいた実施の形態1により製造した半導体装置の配線構造を示す断面図である。
【図2】この発明に基づいた実施の形態1における層間絶縁膜に導電体プラグを形成する工程を示す第1製造工程を示す断面図である。
【図3】この発明に基づいた実施の形態1における層間絶縁膜に導電体プラグを形成する工程を示す第2製造工程を示す断面図である。
【図4】この発明に基づいた実施の形態1における層間絶縁膜に導電体プラグを形成する工程を示す第3製造工程を示す断面図である。
【図5】この発明に基づいた実施の形態1における層間絶縁膜に導電体プラグを形成する工程を示す第4製造工程を示す断面図である。
【図6】この発明に基づいた実施の形態1および実施の形態2に用いるスパッタリング装置を示す概要図である。
【図7】この発明に基づいた実施の形態2における層間絶縁膜に導電体プラグを形成する工程の一部を示す断面図である。
【図8】従来の技術における半導体装置に適用される配線構造の製造方法を示す断面工程図である。
【符号の説明】
11 基板、12,13,41 層間絶縁膜、21,32,33 導電体プラグ、22,26,34,42 配線凹部、23,27,35,43 バリアメタル層、25 ダマシン配線、24,28,36,44 導電体層。
【発明の属する技術分野】
この発明は、半導体装置に適用される配線構造の製造方法に関し、より特定的には、化学的機械的研磨(CMP:Chemical Mechanical Polishing)などの研磨処理中において、導電層が剥離することを抑制することができる半導体装置に適用される配線構造の製造方法に関する。
【0002】
【従来の技術】
近年、半導体集積回路の微細化にともない、導電体プラグやダマシン配線を形成することが多くなった。これらを形成するにあたっては、まず層間絶縁膜に接続孔や配線溝を形成する。次に、この形成された配線凹部の内表面および層間絶縁膜の表面に、TiN/Ti層からなるバリアメタル層を形成する(特許文献1参照)。さらに、CVD(Chemical Vapor Deposition)により、タングステン膜などの導電体層を形成した後、CMPにより余分な部分を研磨して除去する。
【0003】
集積回路基板の微細化にともない、配線凹部に対してさらなる良好な導電体層の埋め込みが要求されており、そのためにはバリアメタル層であるTiN/Ti膜のカバレッジ性を高める必要がある。これに対応するため、指向性スパッタ方式が導入されている。特に最近では、イオン化したスパッタ粒子にバイアスを印加することで指向性を高める方式が用いられている。
【0004】
【特許文献1】
特開平10−70091号公報
【0005】
【発明が解決しようとする課題】
しかしながら、図8に示すようにこれらスパッタ方式で形成されたバリアメタル層103であるTiN/Ti膜上の導電体層104は、スラリー105および研磨布106を用いて行なうCMP処理中に、層間絶縁膜102との界面で剥離することある。この剥離が生じた場合には、図8にA、Bで示すような剥離した箇所では、その後のCMP処理において層間絶縁膜102の局所的な過剰研磨が発生する。その結果、表面平坦性の劣化、下層配線の露出や剥離した層間絶縁膜破片によるウエハ表面のスクラッチが発生して問題となっている。
【0006】
この発明は、上記課題を解決するためになされたものであり、CMPなどの研磨処理中に、バリアメタル層と層間絶縁膜との界面で発生する剥離を抑制することができる半導体装置に適用される配線構造の製造方法を提供することを目的とする。
【0007】
【課題を解決するための手段】
この発明に基づいた半導体装置に適用される配線構造の製造方法のある局面に従えば、基板上に形成した層間絶縁膜に、導電体プラグやダマシン配線を形成した半導体装置に適用される配線構造の製造方法であって、上記層間絶縁膜表面および上記層間絶縁膜に形成した配線凹部の内表面に、TiN/Ti層からなるバリアメタル層を形成するバリアメタル層形成工程と、上記配線凹部に導電体層を埋め込む導電体層形成工程と、余分に堆積した上記導電体層を研磨により除去する研磨工程とを備え、上記バリアメタル層形成工程のTiN層を形成する工程においては、上記基板の温度を200℃以上300℃未満に保持する。
【0008】
この発明に基づいた半導体装置に適用される配線構造の製造方法の他の局面に従えば、基板上に形成した層間絶縁膜に、導電体プラグやダマシン配線を形成した半導体装置に適用される配線構造の製造方法であって、上記層間絶縁膜表面および上記層間絶縁膜に形成した配線凹部の内表面に、バリアメタル層を形成するバリアメタル層形成工程と、上記配線凹部に導電体層を埋め込む導電体層形成工程と、余分に堆積した上記導電体層を研磨により除去する研磨工程とを備え、上記バリアメタル層形成工程は、バイアススパッタリングを用いて行なわれ、上記バイアススパッタリングにおいては、バイアスパワーを100W以下とした。
【0009】
【発明の実施の形態】
以下、本発明に基づいた各実施の形態における半導体装置に適用される配線構造の製造方法について、図を参照しながら説明する。なお本明細書において、配線凹部とは、層間絶縁膜に形成した導電体プラグを埋め込むためのコンタクトホールやビアホールなどの接続孔またはダマシン配線を形成するための配線溝をいうものとする。
【0010】
(実施の形態1)
図1は、本実施の形態における製造方法を用いて製造した半導体装置の配線構造を示す断面図であり、図2から図5は、本実施の形態における半導体装置に適用される配線構造の製造方法により層間絶縁膜に導電体プラグを形成する工程を示す断面工程図であり、図6は、スパッタリング装置の概要図である。
【0011】
(半導体装置の配線構造)
図1を参照して、半導体装置の配線構造について説明する。
【0012】
Siで構成された基板11の上層には、SiOで構成された第1層間絶縁膜12が設けられている。この第1層間絶縁膜12には、第1導電体プラグ21とダマシン配線25が設けられている。第1導電体プラグ21は、配線凹部としてのビアホール22の内表面に、バリアメタル層23が設けられ、その内部に導電体層24が埋め込まれている。また、ダマシン配線25は、配線凹部としての配線溝26の内表面にバリアメタル層27が設けられ、その内部に導電体層28が埋め込まれている。このバリアメタル層23、27は、TiN/Ti層により構成され、導電体層24、28は、タングステン、アルミニウムなどで構成されている。
【0013】
第1層間絶縁膜12の上層には、SiOで構成された第2層間絶縁膜13が設けられている。この第2層間絶縁膜13には、第1配線層31および第2配線層32が設けられており、第1配線層31は、前記第1導電体プラグ21に接続している。また、第2配線層32に接続するように第2導電体プラグ33が設けられ、第2導電体プラグ33に接続するように第3配線層38が設けられている。第2導電体プラグ32は、配線凹部としてのコンタクトホール34の内表面にバリアメタル層35が設けられ、その内部に導電体層36が埋め込まれて設けられている。
【0014】
(半導体装置に適用される配線構造の製造方法)
図2から図5を参照して、半導体装置に適用される配線構造の製造方法について説明する。ここでは上記配線構造で説明した、第1導電体プラグ21のような導電体プラグの製造方法について説明する。
【0015】
図2を参照して、Siで構成された基板11の表面上に、SiOからなる層間絶縁膜41を形成する。次に層間絶縁膜41にレジストを塗布し、このレジストをパターニングすることにより図示しないレジストパターンを形成する。このレジストパターンをマスクとして、ドライエッチングし、配線凹部としてのビアホール42を形成する。
【0016】
図3を参照して、指向性バイアススパッタリングにより、層間絶縁膜41の表面およびビアホール42の内表面に、バリアメタル層43を形成する(バリアメタル層形成工程)。このバリアメタル層43は、TiN/Ti層で構成する。この工程においては、まず所定温度のアルゴンガスを基板11の裏面側から吹きつけ、基板11の温度を200℃以上300℃未満に加熱する。このときのアルゴンガスの温度は、200℃〜300℃程度に設定する。次にこの温度を維持しながら指向性バイアススパッタリングにより、Ti層を堆積させる。続いて、同じく上記温度を維持しながら指向性バイアススパッタリングにより、TiN層を堆積させる。
【0017】
図4を参照して、ビアホール42の内部に、アルミニウムからなる導電体層44を形成する(導電体層形成工程)。導電体層44は、CVDにより構成され、ビアホール42の内部のみならず、層間絶縁膜41の表面にもアルミニウムからなる導電体層44が堆積する。
【0018】
図5を参照して、層間絶縁膜41の表面に余分に堆積した導電体層44をCMP法により研磨して除去する(研磨工程)。CMPは、導電体層44の表面にスラリー51を付与するとともに、研磨布52で水平に摩擦を加えることで行なう。このとき同時にバリアメタル層43の、層間絶縁膜41表面に堆積した部分も除去される。CMP処理が終了すると、層間絶縁膜41表面および導電体プラグの導電体層44表面が露出する。
【0019】
実施の形態1において、指向性バイアススパッタリングに用いるスパッタリング装置について説明する。図6に示すように、基板11と接触する陽極61と、基板11に対向するターゲット62と、陽極61とターゲット62との間に電圧を印加する電源装置63と、加熱装置64と、制御装置65とを有している。
【0020】
加熱装置64は、上方に向かって所定の温度のアルゴンガスを噴出し、基板11の裏面にアルゴンガスを吹き付ける装置である。アルゴンガスの温度は、基板11の温度が200℃以上300℃未満となるように制御することができる。
【0021】
(作用・効果)
本実施の形態の半導体装置に適用される配線構造の製造方法によれば、次の作用、効果が得られる。
【0022】
本実施の形態においては、バリアメタル層形成工程のTiN層を形成する工程においては、基板11の温度を200℃以上300℃未満に維持しながらTiN層を形成した。
【0023】
これにより結晶構造が変化してTiN結晶の配向性はアモルファス状態から(111)配向となる。この結晶変化にともない、バリアメタル層43の線膨張係数が、基板11を構成するSiに近づく。その結果、成膜後のバリアメタル層43の残留応力を低減することができる。
【0024】
また、基板11の温度を300℃未満に保持することで、導電体層44にアルミニウムのような低融点の金属を用いた場合でも、その隆起を防止することができる。
【0025】
本実施の形態においては、バリアメタル層形成工程において、高温のガスを基板11の裏面側から吹きつけて、基板11の温度を上記範囲に維持したので、むら無く均等に加熱することができる。
【0026】
本実施の形態では、上記のように構成したので、バリアメタル層43の成膜後の残留応力を減少させることができ、層間絶縁膜41とバリアメタル層43との密着性が向上する。その結果、CMPなどの研磨工程において、バリアメタル層43と層間絶縁膜41との界面で生じる剥離を抑制することができる。
【0027】
本実施の形態では、バリアメタル層形成工程において、TiN/Tiの堆積を全て指向性バイアススパッタリングにより行なったが、例えばCVDなどの他の方法で行なった場合でも、基板11の温度を200℃以上300℃未満に保持しながらTiN層を形成すれば、バリアメタル層43の残留応力を低減する効果を得ることができる。
【0028】
また、本実施の形態では、基板11の温度を保持するために、高温のガスを吹きつけて加熱したが、静電チャックによる吸着により加熱してもよい。この場合には、基板11の均一な加熱が可能となる。
【0029】
(実施の形態2)
実施の形態2について、実施の形態1と異なる事項のみを説明する。図7は本実施の形態の半導体装置に適用される配線構造の製造方法の工程の一部を示す断面工程図である。
【0030】
(半導体装置に適用される配線構造の製造方法)
本実施の形態においては、バリアメタル層形成工程において、指向性バイアススパッタリングを用いる。指向性バイアススパッタリングにおいては、図7に示すように一部がイオン化したTiスパッタ粒子をTiターゲット62から放出させ、TiN/Ti層を層間絶縁膜41に堆積させる。そのときバイアスパワーは50W以上100W以下に設定する。
【0031】
本実施の形態に用いるスパッタリング装置は、図6に示すように制御装置65を備えている。制御装置65は、電源装置63により陽極61とターゲット62との間に加えられるバイアスパワーを制御するものである。この制御装置65により、バイアスパワーを100W以下に保つことができる。このスパッタリング装置によれば、形成したバリアメタル層を構成する原子の格子間隔の拡大が抑制され、成膜後にバリアメタル層に生じる圧縮の残留応力を低減することができる。
【0032】
(作用・効果)
本実施の形態においては、バリアメタル層形成工程において、指向性バイアススパッタリングのバイアスパワーを100W以下にした。これによりバイアススパッタリング中に、バリアメタル層43に打ち込まれるアルゴン原子の数を減少させることができる。その結果、バリアメタル層43を構成する原子の格子間隔の拡大が抑制され、成膜後にバリアメタル層43に生じる圧縮の残留応力を低減することができる。
【0033】
また、本実施の形態においては、バリアメタル層形成工程において、指向性バイアススパッタリングのバイアスパワーを50W以上にした。一般にバイアスパワーを減少させると、スパッタ粒子の指向性低下によりカバレッジ性が悪化するが、50W以上にすることで、その影響を許容範囲内にすることができる。
【0034】
これらの結果、バリアメタル層43の成膜後の残留応力を減少させることができ、層間絶縁膜41との密着性が向上するので、CMPなどの研磨工程において、バリアメタル層43と層間絶縁膜41との界面で生じる剥離を抑制することができる。
【0035】
本実施の形態では、バリアメタル層形成工程においてバイアスパワーを50W以上としたが、配線凹部の底部におけるバリアメタル層43のカバレッジの要求が低い場合には、50W未満でもよい。この場合には、スパッタリング中にバリアメタル層に打ち込まれるアルゴン原子の数をさらに減少させることができる。
【0036】
以上、実施の形態1および実施の形態2について説明したが、実施の形態1および実施の形態2を組み合わせて行なっても良い。すなわち、バリアメタル層形成工程のTiN層を形成する工程において、基板11の温度を200℃以上に保持し、かつ指向性バイアススパッタリングのバイアスパワーを100W以下に保持するようにしても良い。これにより、成膜後のバリアメタル層43における残留応力をさらに低減することができる。
【0037】
図1を参照して、上記のような配線構造の製造方法を適用して製造した半導体装置について説明する。この半導体装置は、基板11上に形成した層間絶縁膜12、13に、導電体プラグ21、33やダマシン配線25が設けられたものであり、層間絶縁膜12、13の配線凹部22、26、34の内表面に設けられたバリアメタル層23、27、35と、上記配線凹部22、26、34に埋め込まれた導電体層24、28、36とを備えている。実施の形態1および2の製造方法を適用した半導体装置のバリアメタル層23、27、35の残留応力は、3.0×109Pa以下となる。
【0038】
発明者らが実験を行なった結果によると、バリアメタル層23、27、35の残留応力が3.0×109Pa以下であれば、CMPなどによる研磨工程において、バリアメタル層23、27、35と層間絶縁膜12、13との界面で発生する剥離を顕著に減少させることができる。
【0039】
なお、今回開示した上記実施の形態はすべての点で例示であって、限定的な解釈の根拠となるものではない。したがって、本発明の技術的範囲は、上記した実施の形態のみによって解釈されるのではなく、特許請求の範囲の記載に基づいて画定される。また、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【0040】
【発明の効果】
この発明に基づいた半導体装置に適用される配線構造の製造方法によると、成膜後のバリアメタル層の残留応力を効果的に低減することができる。これにより、バリアメタル層と層間絶縁膜との密着性が向上し、研磨工程におけるバリアメタル層と層間絶縁膜との界面で発生する剥離を抑制することができる。
【図面の簡単な説明】
【図1】この発明に基づいた実施の形態1により製造した半導体装置の配線構造を示す断面図である。
【図2】この発明に基づいた実施の形態1における層間絶縁膜に導電体プラグを形成する工程を示す第1製造工程を示す断面図である。
【図3】この発明に基づいた実施の形態1における層間絶縁膜に導電体プラグを形成する工程を示す第2製造工程を示す断面図である。
【図4】この発明に基づいた実施の形態1における層間絶縁膜に導電体プラグを形成する工程を示す第3製造工程を示す断面図である。
【図5】この発明に基づいた実施の形態1における層間絶縁膜に導電体プラグを形成する工程を示す第4製造工程を示す断面図である。
【図6】この発明に基づいた実施の形態1および実施の形態2に用いるスパッタリング装置を示す概要図である。
【図7】この発明に基づいた実施の形態2における層間絶縁膜に導電体プラグを形成する工程の一部を示す断面図である。
【図8】従来の技術における半導体装置に適用される配線構造の製造方法を示す断面工程図である。
【符号の説明】
11 基板、12,13,41 層間絶縁膜、21,32,33 導電体プラグ、22,26,34,42 配線凹部、23,27,35,43 バリアメタル層、25 ダマシン配線、24,28,36,44 導電体層。
Claims (5)
- 基板上に形成した層間絶縁膜に、導電体プラグやダマシン配線を形成した半導体装置に適用される配線構造の製造方法であって、
前記層間絶縁膜表面および前記層間絶縁膜に形成した配線凹部の内表面に、TiN/Ti層からなるバリアメタル層を形成するバリアメタル層形成工程と、
前記配線凹部に導電体層を埋め込む導電体層形成工程と、
余分に堆積した前記導電体層を研磨により除去する研磨工程と、を備え、
前記バリアメタル層形成工程のTiN層を形成する工程においては、前記基板の温度を200℃以上300℃未満に保持することを特徴とする半導体装置に適用される配線構造の製造方法。 - 前記バリアメタル層形成工程のTiN層を形成する工程は、スパッタリングにより行なわれる請求項1に記載の半導体装置に適用される配線構造の製造方法。
- 前記バリアメタル層形成工程のTiN層を形成する工程において、前記基板の裏面に所定温度のガスを吹き付けることで、前記基板を200℃以上300℃未満に保持する、請求項1または2に記載の半導体装置に適用される配線構造の製造方法。
- 基板上に形成した層間絶縁膜に、導電体プラグやダマシン配線を形成した半導体装置に適用される配線構造の製造方法であって、
前記層間絶縁膜表面および前記層間絶縁膜に形成した配線凹部の内表面に、バリアメタル層を形成するバリアメタル層形成工程と、
前記配線凹部に導電体層を埋め込む導電体層形成工程と、
余分に堆積した前記導電体層を研磨により除去する研磨工程と、を備え、
前記バリアメタル層形成工程は、バイアススパッタリングを用いて行なわれ、前記バイアススパッタリングにおいては、バイアスパワーを100W以下とした、半導体装置に適用される配線構造の製造方法。 - 前記バイアスパワーは50W以上である、請求項4に記載の半導体装置に適用される配線構造の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002307324A JP2004146452A (ja) | 2002-10-22 | 2002-10-22 | 半導体装置に適用される配線構造の製造方法 |
TW092107698A TW200406871A (en) | 2002-10-22 | 2003-04-04 | Method of manufacturing interconnection structure applied to semiconductor device |
US10/406,184 US20040087137A1 (en) | 2002-10-22 | 2003-04-04 | Method of manufacturing interconnection structure applied to semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002307324A JP2004146452A (ja) | 2002-10-22 | 2002-10-22 | 半導体装置に適用される配線構造の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004146452A true JP2004146452A (ja) | 2004-05-20 |
Family
ID=32170936
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002307324A Withdrawn JP2004146452A (ja) | 2002-10-22 | 2002-10-22 | 半導体装置に適用される配線構造の製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20040087137A1 (ja) |
JP (1) | JP2004146452A (ja) |
TW (1) | TW200406871A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7339588B2 (en) | 2005-03-31 | 2008-03-04 | Fujitsu Limited | Character image generating system, storage medium storing character image generating program and method |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100588665B1 (ko) * | 2003-12-30 | 2006-06-12 | 동부일렉트로닉스 주식회사 | 반도체 소자의 장벽금속층 형성 방법 |
CN114141698A (zh) * | 2020-09-04 | 2022-03-04 | 盛合晶微半导体(江阴)有限公司 | 半导体结构及其制备方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6140228A (en) * | 1997-11-13 | 2000-10-31 | Cypress Semiconductor Corporation | Low temperature metallization process |
-
2002
- 2002-10-22 JP JP2002307324A patent/JP2004146452A/ja not_active Withdrawn
-
2003
- 2003-04-04 TW TW092107698A patent/TW200406871A/zh unknown
- 2003-04-04 US US10/406,184 patent/US20040087137A1/en not_active Abandoned
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7339588B2 (en) | 2005-03-31 | 2008-03-04 | Fujitsu Limited | Character image generating system, storage medium storing character image generating program and method |
Also Published As
Publication number | Publication date |
---|---|
TW200406871A (en) | 2004-05-01 |
US20040087137A1 (en) | 2004-05-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI621181B (zh) | 用於原位金屬硬遮罩形狀控制之脈衝介電蝕刻程序以致能無空隙金屬化 | |
JP6921990B2 (ja) | 超伝導体相互接続のための予洗浄および堆積の方法 | |
US6268274B1 (en) | Low temperature process for forming inter-metal gap-filling insulating layers in silicon wafer integrated circuitry | |
US8377821B2 (en) | Method for forming contact hole structure | |
TW201448024A (zh) | 在多層薄膜堆疊中蝕刻自對準穿孔及溝槽之方法 | |
TW543144B (en) | Method for forming metal layer of semiconductor device | |
US7714440B2 (en) | Metal interconnection structure of a semiconductor device having low resistance and method of fabricating the same | |
JP4169950B2 (ja) | 半導体装置の製造方法 | |
KR100917823B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
JP3386438B2 (ja) | 二次元波形構造の製造方法 | |
JPH10284600A (ja) | 半導体装置及びその製造方法 | |
JP2000150641A (ja) | 半導体装置の製造方法 | |
JP2005044910A (ja) | 配線形成方法及び配線形成装置 | |
JP2004146452A (ja) | 半導体装置に適用される配線構造の製造方法 | |
JP2001053151A (ja) | 半導体集積回路装置およびその製造方法 | |
JP2006245268A (ja) | 半導体装置の製造方法 | |
JP2010165760A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2007251135A (ja) | 半導体装置およびその製造方法 | |
KR100352304B1 (ko) | 반도체 장치 및 그 제조 방법 | |
KR100705950B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
KR100315453B1 (ko) | 반도체 소자의 금속 배선 절연막 형성 방법 | |
KR100299332B1 (ko) | 반도체 소자의 층간 절연막 제조 방법 | |
KR20030074870A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
JP2003258088A (ja) | 半導体装置、その製造方法、及びその製造装置 | |
JPH11297699A (ja) | 拡散バリア層およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060110 |