KR100917823B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

Info

Publication number
KR100917823B1
KR100917823B1 KR1020070139927A KR20070139927A KR100917823B1 KR 100917823 B1 KR100917823 B1 KR 100917823B1 KR 1020070139927 A KR1020070139927 A KR 1020070139927A KR 20070139927 A KR20070139927 A KR 20070139927A KR 100917823 B1 KR100917823 B1 KR 100917823B1
Authority
KR
South Korea
Prior art keywords
metal
etching
film
forming
etching gas
Prior art date
Application number
KR1020070139927A
Other languages
English (en)
Other versions
KR20090071977A (ko
Inventor
심상철
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020070139927A priority Critical patent/KR100917823B1/ko
Priority to US12/262,993 priority patent/US7659195B2/en
Priority to CN2008101873584A priority patent/CN101471286B/zh
Publication of KR20090071977A publication Critical patent/KR20090071977A/ko
Application granted granted Critical
Publication of KR100917823B1 publication Critical patent/KR100917823B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Abstract

반도체 소자의 금속 배선 형성 방법이 제공된다. 상기 반도체 소자의 금속 배선 형성 방법은 반도체 기판상에 형성된 층간 절연막에 비아 홀을 형성하고, 형성된 비아 홀에 도전 물질을 매립하여 플러그를 형성하는 단계, 상기 플러그가 형성된 층간 절연막 상에 금속 입자가 서로 다른 적어도 2개의 금속막들을 순차적으로 형성하는 금속막 형성 단계, 및 상기 적어도 2개의 금속막들 중 최상층에 형성된 금속막 상에 감광막 패턴을 형성하고 형성된 감광막 패턴을 식각 마스크로 하여 상기 최상층에 형성된 금속막을 제1 식각 가스로 식각한 후, 식각된 제1 금속막을 제2 식각 가스로 식각하는 식각 단계를 포함한다.
반도체 소자(semiconductor device), 금속 배선(metal line)

Description

반도체 소자의 금속 배선 형성 방법{Method of manufacturing metal line of the semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 금속 배선 상부의 절연막에서 발생될 수 있는 크랙을 방지할 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
반도체 소자가 고집적화, 소형화됨에 따라 다층 배선 구조를 채택하고 있으며, 이에 따라 비아 홀 형성 및 금속 배선 형성은 반도체 소자의 제조 공정에 있어서 중요한 요소가 되고 있다.
도 1a 내지 도 1d는 일반적인 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 단면도이다. 도 1a에 도시된 바와 같이, 반도체 기판(10)의 상부에 산화막으로 제1 층간 절연막(20)을 형성하고, 상기 제1 층간 절연막(20) 위에 비아 홀(Via Hole)을 생성한 후 텅스텐 플러그를 형성한다. 상기 텅스텐 플러그가 형성된 상기 제1 층간 절연막(20) 위에 금속 배선을 형성하기 위한 알루미늄 막(30)을 스퍼터링 방식으로 증착한 후 상기 알루미늄 막(30) 위에 금속 배선 형성을 위한 감광막 패턴(40)을 형성한다.
다음으로 도 1b에 도시된 바와 같이, 상기 감광막 패턴을 식각 마스크로 사용하여 상기 제1 층간 절연막(20, 예컨대, SiO2)이 노출되도록 Cl2 및 BCl3가 일정한 비율로 혼합된 식각 가스에 의해 상기 알루미늄 막(30)을 식각한다.
다음으로 도 1c에 도시된 바와 같이 상기 알루미늄 막(30) 식각 후 잔류하는 감광막 패턴을 산소 플라즈마 처리(O2 plasma treatment)를 통하여 제거한 후 상기 알루미늄 막(30)의 상부에 산화막으로 제2 층간 절연막(50, 예컨대, SiO2)을 형성한다.
다음으로 도 1d에 도시된 바와 같이 상기 제2 층간 절연막(50) 위에 비아 홀 형성, 텅스텐 플러그 형성, CMP 연마, 상부 금속 배선 형성, 보호막 형성의 후속 공정(미도시)을 진행한 후 섭씨 400 도의 온도에서 열처리(sintering)을 수행한다.
알루미늄은 녹는점이 섭씨 660도로 열에 대한 내성이 약하다. 특히 알루미늄이 산화막(예컨대, 제2 층간 절연막(50))과 같이 열팽창 계수 차이가 큰 물질과 접촉한 상태에서 섭씨 400도 이상의 열을 받는 경우 알루미늄 막(30)과 상기 제2 층간 절연막(50)의 접촉 부위에 매우 큰 응력(stress)을 받게 되며, 알루미늄은 이러한 응력을 완화시키기 위해 유동하려는 특성이 있다.
상기 후속 열처리 공정에서 상기 알루미늄 막(30)이 열을 받게 될 때 알루미늄이 금속 배선의 상부와 측면으로 유동하면서 상기 제2 층간 절연막(50)에 응력을 인가한다. 이러한 응력은 상기 알루미늄 막(30) 상부 모서리(70)에 집중되어 상기 알루미늄 막 상부에 힐락(Hillock)이나 상기 제2 층간 절연막(50)에 크랙(crack, 60)을 유발시킨다.
이와 같이 상기 제2 층간 절연막(50)에 크랙(60)이 유발될 경우 상기 크랙(60)의 갈라진 틈을 통해 금속 입자가 이동하여 쇼트(Short) 불량을 유발시키거나 금속 배선의 EM(Electro Migration) 신뢰성을 저하시키는 원인이 된다.
도 2는 SEM(Scanning Electron Microscope)에 의해 측정된 반도체 소자의 금속 배선 상부의 절연막에 발생된 크랙을 나타낸다. 도 2를 참조하면 금속 배선(3, 예컨대, 알루미늄)의 선폭(Line Width)이 10um 이상인 경우 상기 금속 배선(3)의 측면부 상부 모서리에 집중되는 응력에 의하여 상기 금속 배선(3) 상부의 절연막(7) 상에 크랙이 유발될 가능성이 매우 크다.
본 발명이 이루고자 하는 기술적 과제는 금속 배선과 상기 금속 배선 상부에 형성된 층간 절연막 간에 열팽창 계수의 차이에 의해 기인한 상기 층간 절연막의 크랙을 방지할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 금속 배선 형성 방법은 반도체 기판상에 형성된 층간 절연막에 비아 홀을 형성하고, 형성된 비아 홀에 도전 물질을 매립하여 플러그를 형성하는 단계, 상기 플러그가 형성된 층간 절연막 상에 금속 입자의 크기가 서로 다른 적어도 2개의 금속막들을 순차적으로 형성하는 금속막 형성 단계, 및 상기 적어도 2개의 금속막들 중 최상층에 형성된 금속막 상에 감광막 패턴을 형성하고 형성된 감광막 패턴을 식각 마스크로 하여 상기 최상층에 형성된 금속막을 제1 식각 가스로 식각한 후, 식각된 제1 금속막을 제2 식각 가스로 식각하는 식각 단계를 포함하며, 상기 최상층에 형성된 금속막에 대한 식각 완료 후 상기 최상층에 형성된 금속막 아래에 형성된 금속막을 상기 제1 식각 가스로 식각한 후, 식각된 제2 금속막을 상기 제2 식각 가스로 식각하는 단계를 더 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 금속 배선 형성 방법은 금속 배선을 위한 다층의 금속막들을 형성하되, 상기 금속막들의 모서리 부분을 경사지게 형성하여 금속 배선의 모서리 부분에 집중되는 응력을 분산시킴으로써 금속 배선과 상기 금속 배선 위에 형성된 층간 절연막 간의 열팽창 계수의 차이에 기인한 크랙을 방지할 수 있는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 3a 내지 도 3e는 본 발명의 실시 예에 따른 금속 배선 형성 방법을 설명하기 위한 공정별 단면도이다.
도 3a에 도시된 바와 같이 하부 패턴(미도시)을 구비한 반도체 기판(10)의 상부에 산화막으로 제1 층간 절연막(20)을 형성한다. 상기 제1 층간 절연막(20) 상 에 비아 홀을 형성한 후 플러그(예컨대, 금속 장벽층(22)이 형성된 비아 홀 내에 텅스텐(24)을 매립한 텅스텐 플러그)를 형성한다.
상기 제1 층간 절연막(20)의 상부에 금속 배선을 형성하기 위한 알루미늄 막을 스파터링(Sputtering) 방식으로 증착하되, 하부의 제1 알루미늄 막(310)과 상부의 제2 알루미늄 막(320)으로 2 스텝으로 증착한다.
이때, 하부의 제1 알루미늄 막(310)에 비해 상부의 제2 알루미늄 막(320)의 금속 입자(Grain) 크기가 작도록 형성한다. 상기 알루미늄 막들(310 및 320)을 증착시키기 위한 증착 전력을 변경하여 상기 제1 알루미늄 막(310)과 상기 제2 알루미늄 막(320) 각각의 금속 입자를 서로 다르게 형성할 수 있다.
또한 증착 온도를 변경하여 상기 알루미늄 금속막들(310 및 320) 각각의 금속 입자를 서로 다르게 형성할 수 있다. 상기 제1 알루미늄 막(310)과 상기 제2 알루미늄 막(320)의 증착은 동일 설비의 진공 상태에서 진행된다.
증착 전력을 변경하여 상기 제2 알루미늄 막 및 상기 제1 알루미늄 막 사이의 결정(Grain) 크기를 변경할 경우는 동일 챔버(Chamber)에서 증착을 진행하며, 증착 온도를 변경하여 상기 결정의 크기를 변경할 경우는 알루미늄 증착 설비(System)에 알루미늄 증착 챔버가 2개 이상 존재할 때 가능하다.
또한 스퍼터링 증착의 아르곤 가스 압력을 변경하여 상기 제1 알루미늄 막들(310 및 320) 각각의 금속 입자를 서로 다르게 형성할 수 있다.
다음으로 도 3b에 도시된 바와 같이 상기 제1 알루미늄 막(310) 및 상기 제2 알루미늄 막(320)의 식각 마스크로 사용하기 위한 감광막 패턴(330)을 형성한다.
다음으로 도 3c에 도시된 바와 같이, 상기 감광막 패턴(330)을 식각 마스크로 사용하여 상기 제2 알루미늄 막(320)을 식각한다. 상기 제2 알루미늄 막(320) 식각은 Cl2 및 BCl3가 일정 비율로 혼합된 제1 식각 가스를 사용하여 상기 제2 알루미늄 막(310)의 전체 두께의 20% 이하를 식각한 후, Cl2 및 BCl3에 N2와 CHF3를 첨가한 제2 식각 가스로 식각하되, 전체 식각 가스량의 10% 이하 범위 내로 N2와 CHF3를 첨가하여 상기 제2 알루미늄 막(320)의 나머지 부분을 식각한다. 예컨대, 상기 제2 식각 가스에서 N2와 CHF3의 함유량은 전체 제2 식각 가스 유량의 1~10% 범위 내로 조정될 수 있다.
상기 알루미늄 금속막들(310 및 320)에 대한 식각은 섭씨 100도 이하의 온도에서 5~20 mTorr의 압력으로 500~1000와트(watt)의 RF 전력을 사용하여 진행한다. 예컨대, 상기 알루미늄 금속막들(310 및 320)에 대한 식각은 20~70℃의 온도에서 6~15 mTorr의 압력으로 600~1000와트의 RF 전력을 사용하여 수행될 수 있다.
Cl2 및 BCl3만 포함된 제1 식각 가스로 식각 시는 감광막 측면 하부의 제2 알루미늄막(321)을 식각하는 특성이 있으며, 특히 상기 제2 알루미늄 막(320)의 입자가 상대적으로 작기 때문에 식각 속도가 더 빠른 특성을 가지게 된다. N2와 CHF3를 첨가한 가스는 식각된 상기 제2 알루미늄 막(320')의 측면(Side wall, 323)을 경사지게 형성시킨다.
따라서 식각된 상기 제2 알루미늄 막(320')의 측면이 경사지게 형성됨에 따라 고온의 열공정(미도시)시, 후술하는 제2 층간 절연막(340)과 상기 제2 알루미늄 막(320') 간의 열팽창 계수의 차이에 의한 응력이 분산되고, 이로 인하여 상기 제2 층간 절연막(340)에 가해지는 응력의 크기가 감소하므로 상기 제2 층간 절연막(340)에 대한 크랙(crack)이 방지될 수 있다.
도 3d를 참조하면, 상기 제2 알루미늄 막(320') 식각이 완료된 후, 상기 제1 알루미늄 막(310)을 식각한다. Cl2 및 BCl3가 일정 비율로 혼합된 가스를 사용하여 식각을 수행할 수 있으며, 상기 제1 알루미늄 막(310) 측면을 경사지게 형성할 경우(310')는 N2와 CHF3 가스를 전체 가스 유량의 10% 이하 범위 내로 첨가하여 식각할 수 있다.
도 3e를 참조하면, 잔류한 감광막 패턴(330)을 O2 플라즈마를 이용하여 제거한 후, 상기 식각된 알루미늄 막들(310', 및 320')의 상부에 산화막으로 제2 층간 절연막(340)을 형성한다.
상기 제2 층간 절연막(340) 상에 비아 홀 형성, 텅스텐 플러그 및 CMP 연마, 상부 금속 배선 형성, 보호막 형성의 후속 공정들(미도시)을 진행한 후 섭씨 400도의 온도에서 열처리(Sintering)을 실시한다.
도 4a 내지 도 4f는 본 발명의 다른 실시 예에 따른 금속 배선 형성 방법을 설명하기 위한 공정별 단면도이다.
도 4a를 참조하면, 하부 패턴(미도시)을 구비한 반도체 기판(10)의 상부에 산화막으로 제1 층간 절연막(20)을 형성한다. 상기 제1 층간 절연막(20) 내의 소정의 부위에 감광막 패턴을 이용하여 비아 홀을 형성한 후 텅스텐을 채워 넣고 CMP 연마 공정을 진행하여 상기 비아 홀 내에만 텅스텐이 잔류하도록 후속 공정들(미도시)을 진행한다.
상기 제1 층간 절연막(20)의 상부에 금속 배선을 형성하기 위한 알루미늄 막들(410, 420, 및 430)을 순차적으로 스파터링(Sputtering) 방식으로 증착하되, 하부로부터 제1 알루미늄 막(410)과 중간부의 제2 알루미늄 막(420), 최상부의 제3 알루미늄 막(430)의 3 단계로 증착한다.
상기 제1 알루미늄 막(410)의 금속 입자(Grain) 크기가 가장 크고, 상기 제2 알루미늄 막(420)의 금속 입자 크기가 중간, 상기 제3 알루미늄 막(430)의 금속 입자 크기가 가장 작도록 형성한다.
상기 알루미늄 막들(410, 420, 및 430) 증착을 위하여 증착 온도는 섭씨 200 ~ 300도, 압력은 5000~6000 mTorr로 동일하게 적용하며, 상기 제1 알루미늄 막(410)은 10~11 KW의 전력으로, 상기 제2 알루미늄 막(420)은 9.5~10KW 전력으로, 상기 제3 알루미늄 막(430)은 9.0~9.5 KW의 전력으로 스퍼터링 방식으로 순차적으로 증착할 수 있다.
또한 알루미늄 막들(410, 420, 및 430) 증착을 위하여 증착 전력은 10~11 KW, 증착 압력은 5000~6000 mTorr로 동일하게 적용하며, 스퍼터링 방식으로 상기 제1 알루미늄 막(410)은 섭씨 250 ~ 300도의 온도에서, 상기 제2 알루미늄 막(420)은 섭씨 200~250도의 온도에서, 상기 제3 알루미늄 막(420)은 섭씨 150~200 도의 온도에서 증착할 수 있다.
상기 제1 알루미늄 막(410), 상기 제2 알루미늄 막(420), 및 상기 제3 알루 미늄 막(430) 각각의 증착은 동일 설비의 진공 상태에서 In-situ로 진행될 수 있다. 증착 전력의 변경을 사용하여 상기 알루미늄 막들 간의 결정(Grain)의 크기를 서로 다르게 형성할 경우는 동일 챔버(Chamber) 내에서 증착이 진행되나, 온도를 변경하여 상기 알루미늄 막들 간의 결정의 크기를 서로 다르게 형성할 경우는 알루미늄 증착 설비에 알루미늄 증착 챔버가 3개 이상 존재할 때 가능하다.
도 4b를 참조하면, 상기 알루미늄 막들(410 내지 430)의 식각 마스크로 사용하기 위한 감광막 패턴(440)을 형성한다.
도 4c를 참조하면, 상기 감광막 패턴(440)을 식각 마스크로 사용하여 상기 제3 알루미늄 막(430)을 식각한다. 상기 제3 알루미늄 막(430)의 식각은 Cl2 및 BCl3가 일정 비율로 혼합된 제1 식각 가스를 사용하여 상기 제3 알루미늄 막(430)의 전체 두께의 20% 이하를 식각한 후, Cl2 및 BCl3에 N2와 CHF3를 첨가한 제2 식각 가스로 식각하되, 전체 식각 가스량의 10% 이하 범위 내로 N2와 CHF3를 첨가하여 상기 제3 알루미늄 막(320)의 나머지 부분을 식각한다.
상기 제3 알루미늄 막(430)의 식각은 섭씨 100도 이하의 온도에서 5~20 mTorr의 압력으로 500~1000와트(WATT, W)의 RF 전력을 사용하여 진행한다.
Cl2 및 BCl3만 포함된 제1 식각 가스로 식각 시는 상기 감광막 패턴(440) 하부 측면(432)을 식각하는 특성이 있으며, 특히 상기 제3 알루미늄 막(430)의 입자가 상대적으로 작기 때문에 식각 속도가 더 빠른 특성을 가지게 된다. N2와 CHF3를 첨가한 제2 식각 가스는 식각된 제3 알루미늄 막(430')의 측면(Side wall, 434)을 경사지게 형성시킨다.
도4 d를 참조하면, 상기 제3 알루미늄 막(430) 식각이 완료된 후(430'), 상기 제2 알루미늄 막(420)을 식각한다. Cl2 및 BCl3가 일정 비율로 혼합된 제1 식각 가스를 사용하여 식각을 수행하며, 알루미늄 배선의 측면을 경사지게 형성할 경우는 N2와 CHF3를 상기 제1 식각 가스에 첨가하여 상기 제2 알루미늄 막(420)을 식각하되, N2와 CHF3의 함유량이 전체 가스 유량의 10% 이하 범위 내가 되도록 첨가한다.
도 4e를 참조하면, 상기 제2 알루미늄 막(420) 식각이 완료된 후(420'), 상기 제1 알루미늄 막(410)을 식각한다. 상기 제1 알루미늄 막(410)의 식각은 상기 제2 알루미늄 막(420) 식각의 경우와 동일한 방법을 수행될 수 있다.
도 4f를 참조하면, 잔류한 감광막 패턴(440)을 산소 플라즈마 처리(O2 plasma treatment)를 이용하여 제거한 후, 상기 식각된 알루미늄 막들(410', 420', 및 430') 위에 산화막으로 제2 층간 절연막(450)을 형성한다. 상기 제2 층간 절연막(450) 상에 비아(VIA) 접촉부 형성, 텅스텐 플러그, CMP 연마, 상부 금속 배선 형성, 및 보호막 형성의 후속 공정(미도시)을 진행한 후 섭씨 400도의 온도에서 열처리(Sintering)을 실시한다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1a 내지 도 1d는 일반적인 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 단면도이다.
도 2는 SEM에 의해 측정된 반도체 소자의 금속 배선 상부의 절연막에 발생된 크랙을 나타낸다.
도 3a 내지 도 3e는 본 발명의 실시 예에 따른 금속 배선 형성 방법을 설명하기 위한 공정별 단면도이다.
도 4a 내지 도 4f는 본 발명의 다른 실시 예에 따른 금속 배선 형성 방법을 설명하기 위한 공정별 단면도이다.
<도면 주요 부분에 대한 부호의 설명>
10:반도체 기판, 20:제1 층간 절연막, 22:장벽 금속, 24:텅스텐
310,410:제1 금속막,
310',410':식각된 제1 금속막
320, 420:제2 금속막,
320',420':식각된 제2 금속막,
330, 440:감광막 패턴,
430:제3 금속막,
450: 제2 층간 절연막.

Claims (5)

  1. 반도체 기판상에 형성된 층간 절연막에 비아 홀을 형성하고, 형성된 비아 홀에 도전 물질을 매립하여 플러그를 형성하는 단계;
    상기 플러그가 형성된 층간 절연막 상에 금속 입자의 크기가 서로 다른 적어도 2개의 금속막들을 순차적으로 형성하는 금속막 형성 단계; 및
    상기 적어도 2개의 금속막들 중 최상층에 형성된 제1 금속막 상에 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각 마스크로 하여 상기 제1 금속막을 일부 식각하되, 상기 감광막 패턴 측면 하부의 제1 금속막 일부도 식각되도록 상기 제1 금속막을 제1 식각 가스를 이용하여 식각하는 단계; 및
    상기 제1 식각 가스로 식각한 제1 금속막의 측면을 경사지도록 상기 제1 식각 가스로 식각한 제1 금속막을 제2 식각 가스를 이용하여 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  2. 제1항에 있어서, 상기 금속막 형성 단계는,
    상기 적어도 2개의 금속막들의 금속 입자의 크기는 상부로 갈수록 더 작아지도록 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  3. 제1항에 있어서, 상기 제1 식각 가스를 이용하여 상기 제1 금속막을 식각하는 단계는,
    상기 제1 식각 가스는 Cl2 및 BCl3가 혼합된 가스이고 상기 제1 식각 가스로 상기 제1 금속막 두께의 20% 이하를 식각하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  4. 제3항에 있어서, 상기 제2 식각 가스를 이용하여 식각하는 단계는,
    상기 제2 식각 가스는 상기 제1 식각 가스에 N2와 CHF3를 혼합한 가스이고, 상기 제2 식각 가스에서 N2와 CHF3의 함유량을 변화시키면서 상기 제1 금속막의 미식각 부분을 식각하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  5. 제1항에 있어서, 상기 반도체 소자의 금속 배선 형성 방법은,
    상기 제1 금속막에 대한 식각 완료 후 상기 제1 금속막 아래에 형성된 제2 금속막을 상기 제1 식각 가스로 식각한 후, 상기 제1 식각 가스로 식각한 제2 금속막의 측벽을 상기 제2 식각 가스를 이용하여 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
KR1020070139927A 2007-12-28 2007-12-28 반도체 소자의 금속 배선 형성 방법 KR100917823B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020070139927A KR100917823B1 (ko) 2007-12-28 2007-12-28 반도체 소자의 금속 배선 형성 방법
US12/262,993 US7659195B2 (en) 2007-12-28 2008-10-31 Method for forming metal line of semiconductor device
CN2008101873584A CN101471286B (zh) 2007-12-28 2008-12-29 用于形成半导体器件的金属线的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070139927A KR100917823B1 (ko) 2007-12-28 2007-12-28 반도체 소자의 금속 배선 형성 방법

Publications (2)

Publication Number Publication Date
KR20090071977A KR20090071977A (ko) 2009-07-02
KR100917823B1 true KR100917823B1 (ko) 2009-09-18

Family

ID=40799001

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070139927A KR100917823B1 (ko) 2007-12-28 2007-12-28 반도체 소자의 금속 배선 형성 방법

Country Status (3)

Country Link
US (1) US7659195B2 (ko)
KR (1) KR100917823B1 (ko)
CN (1) CN101471286B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100917823B1 (ko) * 2007-12-28 2009-09-18 주식회사 동부하이텍 반도체 소자의 금속 배선 형성 방법
CN102376626B (zh) * 2010-08-10 2016-04-06 中芯国际集成电路制造(上海)有限公司 减小半导体器件中通孔尺寸的方法
US20130071618A1 (en) * 2011-09-20 2013-03-21 Shenzhen China Star Optoelectronics Technology Co. Ltd. Thin Film, Pattern Layer, And Manufacturing Method Thereof
CN102290336A (zh) * 2011-09-20 2011-12-21 深圳市华星光电技术有限公司 一种薄膜、图案层及其制造方法
US10354871B2 (en) * 2017-09-11 2019-07-16 General Electric Company Sputtering system and method for forming a metal layer on a semiconductor device
US11264326B2 (en) * 2020-05-29 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Contact via formation

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05114599A (ja) * 1991-10-23 1993-05-07 Sharp Corp 半導体装置及びその製造方法
JPH05267290A (ja) * 1992-03-18 1993-10-15 Nec Yamaguchi Ltd 半導体集積回路およびその製造方法
KR20010053650A (ko) * 1999-12-01 2001-07-02 박종섭 금속배선 형성방법
KR100677990B1 (ko) * 2005-12-28 2007-02-02 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01160036A (ja) * 1987-12-17 1989-06-22 Oki Electric Ind Co Ltd 半導体装置
US4990997A (en) * 1988-04-20 1991-02-05 Fujitsu Limited Crystal grain diffusion barrier structure for a semiconductor device
US5175125A (en) * 1991-04-03 1992-12-29 Chartered Semiconductor Manufacturing Ltd. Pte Method for making electrical contacts
JPH05275540A (ja) * 1992-03-28 1993-10-22 Yamaha Corp 集積回路装置
KR960010056B1 (ko) * 1992-12-10 1996-07-25 삼성전자 주식회사 반도체장치 및 그 제조 방법
JP3277098B2 (ja) * 1994-07-26 2002-04-22 株式会社東芝 半導体装置の製造方法
US6017144A (en) * 1996-03-05 2000-01-25 Applied Materials, Inc. Method and apparatus for depositing highly oriented and reflective crystalline layers using a low temperature seeding layer
US5633200A (en) * 1996-05-24 1997-05-27 Micron Technology, Inc. Process for manufacturing a large grain tungsten nitride film and process for manufacturing a lightly nitrided titanium salicide diffusion barrier with a large grain tungsten nitride cover layer
US5844318A (en) * 1997-02-18 1998-12-01 Micron Technology, Inc. Aluminum film for semiconductive devices
JPH10270446A (ja) * 1997-03-24 1998-10-09 Internatl Business Mach Corp <Ibm> 多層配線層および金属配線層の形成方法
JP3516596B2 (ja) * 1998-10-19 2004-04-05 松下電器産業株式会社 半導体装置の製造方法
KR20000073343A (ko) * 1999-05-10 2000-12-05 김영환 반도체 장치의 배선구조
US7001840B1 (en) * 2003-02-10 2006-02-21 Advanced Micro Devices, Inc. Interconnect with multiple layers of conductive material with grain boundary between the layers
US7423346B2 (en) * 2004-09-09 2008-09-09 Megica Corporation Post passivation interconnection process and structures
KR100917823B1 (ko) * 2007-12-28 2009-09-18 주식회사 동부하이텍 반도체 소자의 금속 배선 형성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05114599A (ja) * 1991-10-23 1993-05-07 Sharp Corp 半導体装置及びその製造方法
JPH05267290A (ja) * 1992-03-18 1993-10-15 Nec Yamaguchi Ltd 半導体集積回路およびその製造方法
KR20010053650A (ko) * 1999-12-01 2001-07-02 박종섭 금속배선 형성방법
KR100677990B1 (ko) * 2005-12-28 2007-02-02 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법

Also Published As

Publication number Publication date
CN101471286B (zh) 2011-08-24
KR20090071977A (ko) 2009-07-02
US20090170308A1 (en) 2009-07-02
US7659195B2 (en) 2010-02-09
CN101471286A (zh) 2009-07-01

Similar Documents

Publication Publication Date Title
KR100917823B1 (ko) 반도체 소자의 금속 배선 형성 방법
US10832951B2 (en) Interconnect wires including relatively low resistivity cores
JP2005217420A (ja) 低い有効誘電率を有する半導体デバイス及びその製造方法
JP2000106396A (ja) 半導体装置の製造方法
US10832946B1 (en) Recessed interconnet line having a low-oxygen cap for facilitating a robust planarization process and protecting the interconnect line from downstream etch operations
US7452801B2 (en) Metal interconnection structure of a semiconductor device having low resistance and method of fabricating the same
JP2004221444A (ja) 半導体装置の製造方法
JP2008047582A (ja) 半導体装置の製造方法及び半導体装置
JP3816091B1 (ja) 半導体装置及びその製造方法
JP2001298083A (ja) 半導体装置及びその製造方法
JP4540504B2 (ja) 半導体装置の製造方法
JP2005183778A (ja) 半導体装置の製造方法
KR20140083696A (ko) 반도체 소자의 듀얼 다마신 구조 형성 방법 및 그에 따른 반도체 소자 디바이스
JP2010165760A (ja) 半導体装置及び半導体装置の製造方法
CN102044471B (zh) 互连结构及其形成方法
CN112786525A (zh) 半导体器件及其形成方法
JP5575217B2 (ja) 半導体装置の製造方法
JP2004335721A (ja) 半導体装置の製造方法及び半導体装置
KR101185853B1 (ko) 반도체 소자의 금속배선 형성방법
KR100352304B1 (ko) 반도체 장치 및 그 제조 방법
JP2004056096A (ja) 配線構造の形成方法
TW202145338A (zh) 用於反應性離子蝕刻(rie)延遲縮減及腔室角隅保護之介電蝕刻停止層
JP2010135432A (ja) 半導体装置および半導体装置の製造方法
KR100617044B1 (ko) 반도체 소자의 금속배선 형성방법
KR100523614B1 (ko) 반도체 소자 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120827

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee