JP2004221444A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2004221444A JP2004221444A JP2003009184A JP2003009184A JP2004221444A JP 2004221444 A JP2004221444 A JP 2004221444A JP 2003009184 A JP2003009184 A JP 2003009184A JP 2003009184 A JP2003009184 A JP 2003009184A JP 2004221444 A JP2004221444 A JP 2004221444A
- Authority
- JP
- Japan
- Prior art keywords
- forming
- groove
- insulating film
- semiconductor device
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
- H01L2221/1005—Formation and after-treatment of dielectrics
- H01L2221/101—Forming openings in dielectrics
- H01L2221/1015—Forming openings in dielectrics for dual damascene structures
- H01L2221/1031—Dual damascene by forming vias in the via-level dielectric prior to deposition of the trench-level dielectric
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【課題】配線間の容量を低減させた半導体装置の製造工程を提供する。
【解決手段】ビアホール１０４形成時に、第一のエアギャップ形成用溝１０６をも形成しておき、その上に第二の絶縁膜１０８を形成する。その後、マスク１１０を用いて第一のエアギャップ形成用溝１０６が形成された領域に対応する領域以外の第二の絶縁膜１０８を部分的に除去することにより配線溝（不図示）を形成する。その後、第一のエアギャップ形成用溝１０６が形成された領域の第二の絶縁膜１０８を除去して第二のエアギャップ形成用溝（不図示）を形成し、当該第二のエアギャップ形成用溝部分にエアギャップ（不図示）を形成する。
【選択図】 図１
【解決手段】ビアホール１０４形成時に、第一のエアギャップ形成用溝１０６をも形成しておき、その上に第二の絶縁膜１０８を形成する。その後、マスク１１０を用いて第一のエアギャップ形成用溝１０６が形成された領域に対応する領域以外の第二の絶縁膜１０８を部分的に除去することにより配線溝（不図示）を形成する。その後、第一のエアギャップ形成用溝１０６が形成された領域の第二の絶縁膜１０８を除去して第二のエアギャップ形成用溝（不図示）を形成し、当該第二のエアギャップ形成用溝部分にエアギャップ（不図示）を形成する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、とくに配線間の容量を低減させた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来、半導体基板上に多層配線構造が形成された半導体装置を製造する際、配線間の寄生容量を低減するために層間絶縁膜として低誘電率材料を用いたり、配線間にエアギャップ（空洞）を設けたりする方法が開発されている。
【０００３】
配線間にエアギャップを設ける製造方法がたとえば特許文献１に開示されている。ここでは、たとえばＰＳＧ（Ｐｈｏｓｐｈｏｒｏｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）により構成された犠牲層に逆テーパ形態の配線が形成され、犠牲層がドライエッチングやウェットエッチングにより除去された後に配線間にエアギャップが形成されている。
【０００４】
また、特許文献２には、ビアホール開口部および配線間開口部を同時に形成することにより、配線間の絶縁部に空洞が形成された半導体装置およびその製造方法が記載されている。
【０００５】
【特許文献１】
特開２００１−８５５１９号公報
【特許文献２】
特許第３１０２３８２号
【０００６】
【発明が解決しようとする課題】
しかし、従来の方法において、配線を形成後にエアギャップを形成する場合、フォトレジスト膜等のマスクを形成してから配線間の層間絶縁膜をエッチングにより除去してエアギャップ形成用の溝を形成しなければならなかった。このようにエアギャップ形成用の溝を形成するためにマスクを用いなければならないと、工程数が大幅に増加してしまう。
【０００７】
一方、マスクを形成することなく、ドライエッチングにより、層間絶縁膜をエッチングにより除去すると、配線にダメージを与えてしまう。
【０００８】
また、図５に示すように、マスクを形成することなく、ウェットエッチングにより選択的に層間絶縁膜（不図示）を除去すると、エッチング後の形状制御が困難であり、図５（ａ）に示すようにオーバーエッチングされた場合、ビアホールが形成された層間絶縁膜１が不均一な形状になってしまい、配線の支柱または配線間における層間絶縁膜１がなくなってしまうおそれがある。
【０００９】
一方、ウェットエッチングにより選択的に層間絶縁膜（不図示）を除去して図５（ｂ）に示すようにアンダーエッチングされた場合、エアギャップ９が形成される層間絶縁膜６は不均一なテーパ形状になり、埋設性の低い条件にて配線上にビアホールを形成して層間絶縁膜６を堆積させても、均一なエアギャップが形成できない。
【００１０】
さらに、層間絶縁膜として低誘電率材料を用いた場合、エッチングにより層間絶縁膜に配線溝を形成する際、通常、層間絶縁膜とその下層とのエッチング液に対する選択比に差がないことが多く、層間絶縁膜とその下層との間にエッチングストッパ膜を設ける必要がある。エッチングストッパ膜を設けると、層間の密着性が悪くなったり、せっかく層間絶縁膜として低誘電率材料を用いた場合であっても、配線間の寄生容量が増加してしまうという問題があった。
【００１１】
本発明は上記事情を踏まえてなされたものであり、配線間の容量を低減させた半導体装置を製造する技術を提供することを目的とする。本発明の別の目的は、配線間の容量を低減させた半導体装置の製造における工程数を減らして、製造工程を簡略化する技術を提供することである。本発明のまた別の目的は、半導体装置を安定的に製造する技術を提供することである。
【００１２】
【課題を解決するための手段】
本発明によれば、半導体基板上に、第一の絶縁膜を形成する工程と、第一の絶縁膜に、溝部を形成する工程と、半導体基板上の全面に、溝部を埋め込むように第二の絶縁膜を形成する工程と、第二の絶縁膜を選択的に除去し、溝部の直上を除く領域に複数の配線溝を形成する工程と、配線溝を埋め込むように金属膜を形成する工程と、配線溝外部に形成された金属膜を除去することにより複数の配線を形成する工程と、溝部上の第二の絶縁膜を溝状に除去し、溝部を含むエアギャップ形成用溝を形成する工程と、エアギャップ形成用溝内に空洞を形成するように、半導体基板上の全面に第三の絶縁膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【００１３】
このように溝部を予め形成しておくことにより、エアギャップの形状を精度よく略均一にすることができる。これにより、配線間の容量を低減させた半導体装置を安定的に製造することができる。ここで、溝部の直上を除く領域とは、溝部の直上を除く少なくとも一部の領域とすることができる。
【００１４】
本発明の半導体装置の製造方法において、エアギャップ形成用溝を形成する工程において、隣接する配線の間の領域全体にわたって第二の絶縁膜を除去することができる。このようにすれば、配線の間の領域全体にわたって、エアギャップ形成用溝が形成されるので、配線間の容量をより低減させることができる。
【００１５】
本発明の半導体装置の製造方法において、溝部を形成する工程において、溝部とともに、第一の絶縁膜の溝部が形成された領域とは異なる領域に複数のビアホールを形成することができ、配線溝を形成する工程において、配線溝をビアホールに接続して設けることができ、金属膜を形成する工程において、配線溝とともにビアホールをも埋め込むように金属膜を形成することを特徴とする半導体装置の製造方法
【００１６】
このように、ビアホールとともに溝部を形成すれば、フォトレジスト等マスクを用いた処理を減らすことができ、半導体装置の製造方法における工程数を大幅に低減して製造工程を簡略化することができる。
【００１７】
本発明の半導体装置の製造方法において、エアギャップ形成用溝を形成する工程において、エアギャップ形成用溝は、ビアおよび配線の厚さの合計と略等しい厚さに形成することができる。
【００１８】
このようなエアギャップ形成用溝を形成することにより、エアギャップの形状を精度よく略均一にすることができる。これにより、配線間の容量を低減させた半導体装置を安定的に製造することができる。
【００１９】
本発明の半導体装置の製造方法において、エアギャップ形成用溝を形成する工程において、エアギャップ形成用溝は、側壁が溝部の底面に対して略垂直となるように形成することができる。
【００２０】
このようなエアギャップ形成用溝を形成することにより、エアギャップの形状を精度よく略均一にすることができる。これにより、配線間の容量を低減させた半導体装置を安定的に製造することができる。
【００２１】
本発明の半導体装置の製造方法において、金属膜は銅を含有することができ、金属膜を形成する工程の前に、ビアホールおよび配線溝の内面を覆うバリアメタル膜を形成する工程をさらに含むことができ、配線は、金属膜およびバリアメタル膜により構成されてよく、金属膜を除去する工程において、配線溝外部に形成されたバリアメタル膜をも除去することができる。
【００２２】
本発明の半導体装置の製造方法において、エアギャップ形成用溝を形成する工程において、溝部の形成された領域に沿って第二の絶縁膜を溝状に除去することができる。
【００２３】
ここで、第二の絶縁膜は、マスクを用いて除去することができる。この場合、マスクとしてフォトレジスト膜を用いることができる。このようにすれば、溝部の形成された領域に沿って溝部の直上にエアギャップ形成用溝を設けることができる。これにより、エアギャップの形状を精度よく略均一にすることができる。
【００２４】
本発明の半導体装置の製造方法において、エアギャップ形成用溝を形成する工程において、マスクを形成することなく第二の絶縁膜を金属膜に対して選択的に除去するエッチング液を用いて除去することができる。ここで、第二の絶縁膜としては、たとえばポリイミド、とくに感光性のポリイミドを用いることができる。この場合、エッチング液としては、たとえばヒドラジンを用いることができる。これにより、マスクを用いることなく、第二の絶縁膜のみを選択的に除去することができる。そのため、溝を形成する工程において、底面に対して側壁が略垂直な溝を形成することができ、従来問題となっていた工程数の増加、配線へのダメージを防ぐことができる。また、従来において、図５を参照して説明したオーバーエッチングやアンダーエッチングの問題も解決することができ、均一なエアギャップを形成することができる。
【００２５】
本発明の半導体装置の製造方法において、第三の絶縁膜は、低誘電率材料により構成することができる。ここで、低誘電率材料とは、比誘電率が３．６以下の材料とすることができる。
【００２６】
低誘電率材料としては、梯子型水素化シロキサン等のラダーオキサイドを含む膜を用いることができる。梯子型水素化シロキサンとは梯子型の分子構造を有するポリマーのことであり、配線遅延防止の観点からは、とくに比誘電率が２．９以下のものが好ましく、また膜密度が低いものが好ましい。こうした膜材料の具体例としてＬ−Ｏｘ（商標）等を例示することができる。また、低誘電率材料としては、この他に、たとえば、ＨＳＱ（ハイドロジェンシルセスキオキサン）、ＭＳＱ（メチルシルセスキオキサン）、またはＭＨＳＱ（メチル化ハイドロジェンシルセスキオキサン）等のポリオルガノシロキサン、ポリアリールエーテル（ＰＡＥ）、ジビニルシロキサン−ビス−ベンゾシクロブテン（ＢＣＢ）、またはＳｉｌｋ（登録商標）等の芳香族含有有機材料、ＳＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓｓ）、ＦＯＸ（ｆｌｏｗａｂｌｅ ｏｘｉｄｅ）、パリレン、サイトップ、またはＢＣＢ（Ｂｅｎｓｏｃｙｃｌｏｂｕｔｅｎｅ）等種々のものを用いることができる。これにより、配線間の容量をよりいっそう低減することができる。
【００２７】
本発明によれば、半導体基板上に絶縁膜を形成する工程と、絶縁膜を選択的に除去して複数の配線溝を形成する工程と、配線溝を埋め込むように金属膜を形成する工程と、配線溝外部に形成された金属膜を除去することにより複数の配線を形成する工程と、隣接する配線の間の領域全体にわたって絶縁膜を除去して溝を形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【００２８】
このようにして、以下で説明するように、溝を形成した後、溝上に配線間に低誘電率材料からなる層間絶縁膜（第三の絶縁膜）を形成すれば、配線間の容量を低減させた半導体装置の製造工程を簡略化することができる。
【００２９】
本発明の半導体装置の製造方法において、溝を形成する工程の後、半導体基板上の全面に層間絶縁膜を形成する工程をさらに含むことができる。ここで、層間絶縁膜は、上述したような低誘電率材料により構成することができる。これにより、配線間の容量を低減させた半導体装置を製造することができる。また、層間絶縁膜は、溝全体を埋め込むように形成することもできる。このようにすれば、配線が形成された層とその下層との間にエッチングストッパ膜を設けることなく、層間絶縁膜として低誘電率材料を用いることができるので、配線間の容量をより低減することができる。さらに、層（または膜）間の密着性を高めることもできる。
【００３０】
本発明の半導体装置の製造方法において、溝内に空洞を形成するように層間絶縁膜を形成することができる。
【００３１】
このようにすれば、配線間の容量を低減することができる。さらに、この場合も、層間絶縁膜は、上述したような低誘電率材料により構成することができる。このようにすれば、配線間の容量をさらに低減することができる。
【００３２】
本発明の半導体装置の製造方法において、溝を形成する工程において、マスクを形成することなく絶縁膜を金属膜に対して選択的に除去するエッチング液を用いて絶縁膜を除去することができる。ここで、絶縁膜としては、たとえばポリイミド、とくに感光性のポリイミドを用いることができる。この場合、エッチング液としては、たとえばヒドラジンを用いることができる。これにより、マスクを用いることなく、絶縁膜のみを選択的に除去することができる。そのため、溝を形成する工程において、底面に対して側壁が略垂直な溝を形成することができ、従来の問題を解決することができ、均一なエアギャップを形成することができる。
【００３３】
【発明の実施の形態】
（第一の実施の形態）
図１から図３は、本発明の第一の実施の形態における半導体装置の製造方法を示す工程図である。以下、デュアルダマシン法で多層配線構造を形成する工程を説明する。
【００３４】
まず、半導体基板１００上に第一の絶縁膜１０２（たとえば膜厚８００ｎｍ）を形成する。第一の絶縁膜１０２は、たとえばシリコン酸化膜により構成することができる。なお、第一の絶縁膜１０２は、いわゆる低誘電率材料により構成することもできる。低誘電率材料としては、様々なものを用いることができるが、詳細には第二の実施の形態において後述する。
【００３５】
つづいて、第一の絶縁膜１０２に、ビアホール１０４（たとえば１μｍ径）および第一のエアギャップ形成用溝１０６（たとえば１．１２μｍ径）を形成する（図１（ａ））。ビアホール１０４および第一のエアギャップ形成用溝１０６は、たとえば、所望の位置にパターニングされたたとえばフォトレジスト膜等のマスク（不図示）を用いてドライエッチングにより形成することができる。このとき、フォトレジスト膜にはビアホール１０４および第一のエアギャップ形成用溝１０６が互いに接触しないようなパターンが形成される。
【００３６】
次に、ビアホール１０４および第一のエアギャップ形成用溝１０６を埋め込むように、半導体基板１００上に第二の絶縁膜１０８（たとえば第一の絶縁膜１０２上の平坦部の膜厚約８００ｎｍ）を形成する（図１（ｂ））。第二の絶縁膜１０８には、後述するように配線溝が形成されるため、第二の絶縁膜１０８の膜厚は、配線の厚さを考慮して設定されるのが好ましい。ここで、第二の絶縁膜１０８は、配線形成後のエッチングにて除去可能な材料により構成することができ、たとえばポリイミドにより構成することができる。第二の絶縁膜１０８は、感光性ポリイミドにより構成することができる。
【００３７】
その後、第二の絶縁膜１０８上に、図１（ａ）において第一のエアギャップ形成用溝１０６が形成された領域に対応する位置にパターニングされたマスク１１０を形成する（図１（ｃ））。ここで、マスク１１０としては、一般的なフォトレジスト膜を用いることができる。また、他の例において、マスク１１０を設けることなく、第二の絶縁膜１０８をマスクとして用いることもできる。
【００３８】
つづいて、マスク１１０により、第二の絶縁膜１０８を部分的に除去する。第二の絶縁膜１０８は、ドライエッチングやウェットエッチングにより除去することができる。これにより、ビアホール１０４に埋め込まれていた第二の絶縁膜１０８が除去されるとともに、ビアホール１０４に接続して設けられた配線溝１１３（たとえば幅１．１２μｍ）が形成される。また同時に、犠牲膜１１２が形成される（図２（ａ））。ここで、配線溝１１３の側壁は、犠牲膜１１２により構成される。第二の絶縁膜１０８として感光性ポリイミド用いた場合、第二の絶縁膜１０８を露光、現像することにより、ビアホール１０４に埋め込まれた第二の絶縁膜１０８の除去および配線溝１１３の形成を行うことができ、この場合、第二の絶縁膜１０８を例えば１５０℃程度で焼きしめる。
【００３９】
次に、マスク１１０を除去する（図２（ｂ））。その後、半導体基板１００上全面にビアホール１０４および配線溝１１３の内面を覆うバリアメタル膜１１４を形成する（図２（ｃ））。本実施の形態におけるバリアメタル膜１１４は、例えばＴｉ、Ｗ、Ｔａ等の高融点金属を含む。好ましいバリアメタル膜１１４としては、例えば、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｔａ、ＴａＮ等が例示される。とくに、ＴａＮおよびＴａが積層したタンタル系バリアメタルが好ましく用いられる。たとえば、バリアメタル膜１１４としてＴａ／ＴａＮを用いた場合、膜厚は約２０ｎｍ／２０ｎｍとすることができる。バリアメタル膜１１４は、スパッタリング法、ＣＶＤ等の方法によって形成することができる。
【００４０】
つづいて、ビアホール１０４および配線溝１１３を埋め込むように、金属膜１１６が形成される（図２（ｄ））。ここで、金属膜１１６は、銅を主成分として構成することができる。金属膜１１６は、たとえばめっき法により、以下のようにして形成することができる。まず、銅めっきを成長させるための銅からなるシード銅膜をスパッタリング法により堆積する。次に、基板を液温約２５℃の硫酸銅水溶液に浸漬し、電解めっき法により金属膜１１６を形成する。
【００４１】
その後、たとえば２００℃以上５００℃以下の温度で３０分程度のアニール処理を行うこともできる。これにより、金属膜１１６中のグレインを大きくすることができ、金属膜１１６のストレスマイグレーション耐性を高めることができるとともに、金属膜１１６の抵抗値を低くすることができる。
【００４２】
つづいて、配線溝１１３外部に成膜された不要なバリアメタル膜１１４および金属膜１１６を化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）により除去して平坦化し、ビアホール１０４および配線溝１１３内部にのみバリアメタル膜１１４および金属膜１１６を残すようにして配線１１８を形成する（図２（ｅ））。このようにして、デュアルダマシン法により、ビア１１９および配線１１８が同時に形成される。
【００４３】
その後、犠牲膜１１２をたとえばヒドラジン等のエッチング液を用いたウェットエッチングにより選択的にエッチングして除去すると、ビア１１９が形成された膜および配線１１８が形成された膜にまたがって、側壁が第一のエアギャップ形成用溝１０６（図１参照）の底面に対して略垂直な第二のエアギャップ形成用溝１２０が形成される（図３（ａ））。本実施の形態において、犠牲膜１１２は、ウェットエッチングにおいて、エッチング液に対する選択比が金属膜１１６とは異なる材料により構成するのが好ましい。このようにすることにより、マスクを用いることなく、底面に対して側壁が略垂直な第二のエアギャップ形成用溝１２０を形成することができる。これにより、従来問題となっていた工程数の増加、配線へのダメージを防ぐことができる。また、従来において、図５を参照して説明したオーバーエッチングやアンダーエッチングの問題も解決することができ、均一なエアギャップを形成することができる。
【００４４】
次に、埋設性の低い条件にて、第二のエアギャップ形成用溝１２０の上部のみが塞がるように、半導体基板１００上全面に第三の絶縁膜１２２を形成する。これにより、ビア１１９が形成された膜および配線１１８が形成された膜にまたがって、エアギャップ１２４が形成される（図３（ｂ））。ここで、第三の絶縁膜１２２は、プラズマＣＶＤ法により、たとえばＳｉＨ４、Ｏ２、Ａｒガス等を用いて行うことができる。埋設性の低い条件は、たとえば、印加するバイアス電圧を低くし、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）パワーを落として埋設性を減少させることにより実現できる。第三の絶縁膜１２２もまた、いわゆる低誘電率材料により構成することができる。低誘電率材料については、第二の実施の形態において後述する。
【００４５】
その後、第三の絶縁膜１２２をＣＭＰにより所望の厚さ（たとえば２００ｎｍ）に除去および平坦化して、上述した工程を繰り返すことにより、配線間にエアギャップ１２４が形成された多層配線構造を形成することができる。
【００４６】
以上の第一の実施の形態で説明したようにして、配線１１８間にエアギャップ１２４を形成することにより、たとえば配線間の層間絶縁膜としてシリコン酸化膜を用いた場合に比べて隣接配線間容量が約２０〜２５％低減されることが確認された。
【００４７】
以上の本発明の実施の形態における半導体装置の製造方法により、配線間にエアギャップを形成する場合に、第二のエアギャップ形成用溝作成のためにわざわざフォトレジスト工程を追加する必要がないため、工程を簡略化することができる。また、第一のエアギャップ形成用溝１０６が形成された領域に対応する位置にパターニングされたマスク１１０を用いることにより、配線が形成された層とビアが形成された層にまたがってエアギャップ１２４を形成することができる。また、本実施の形態において、第二のエアギャップ形成用溝１２０の下方部分はビアホール１０４形成時に同時にドライエッチングにより形成されているため、第二のエアギャップ形成用溝１２０の側壁を第一のエアギャップ形成用溝１０６の底面に対して略垂直形状とすることができる。これにより、エアギャップ１２４の形状のばらつきを小さくすることができ、半導体装置を安定的に製造することができる。さらに、マスクを用いることなく犠牲膜１１２を除去することができるので、これによっても半導体装置の製造工程を簡略化することができる。
【００４８】
（第二の実施の形態）
図４は、本発明の第二の実施の形態における半導体装置の製造方法の一部を示す工程図である。
本実施の形態においても、第一の実施の形態において図１および図２を参照して説明したのと同様にして、配線１１８、ビア１１９および犠牲膜１１２を形成する。その後、第一の実施の形態と同様、犠牲膜１１２をたとえばヒドラジンを用いたウェットエッチングにて選択的にエッチングして除去し、ビア１１９が形成された膜および配線１１８が形成された膜にまたがって、側壁が第一のエアギャップ形成用溝１０６（図１参照）の底面に対して略垂直な第二のエアギャップ形成用溝１２０を形成する（図４（ａ））。
【００４９】
本実施の形態においては、第二のエアギャップ形成用溝１２０の内部が埋まるように、半導体基板１００上全面に第三の絶縁膜１２２を形成する（図４（ｂ））。ここで、第三の絶縁膜１２２は、第一の実施の形態においても上述した、いわゆる低誘電率材料により構成することができる。低誘電率材料としては、梯子型水素化シロキサン等のラダーオキサイドを含む膜とすることが好ましい。梯子型水素化シロキサンとは梯子型の分子構造を有するポリマーのことであり、配線遅延防止の観点から比誘電率２．９以下のものが好ましく、また膜密度が低いものが好ましい。こうした膜材料の具体例としてＬ−Ｏｘ（商標）等を例示することができる。また、低誘電率材料としては、この他に、たとえば、ＨＳＱ（ハイドロジェンシルセスキオキサン）、ＭＳＱ（メチルシルセスキオキサン）、またはＭＨＳＱ（メチル化ハイドロジェンシルセスキオキサン）等のポリオルガノシロキサン、ポリアリールエーテル（ＰＡＥ）、ジビニルシロキサン−ビス−ベンゾシクロブテン（ＢＣＢ）、またはＳｉｌｋ（登録商標）等の芳香族含有有機材料、ＳＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓｓ）、ＦＯＸ（ｆｌｏｗａｂｌｅ ｏｘｉｄｅ）、パリレン、サイトップ、またはＢＣＢ（Ｂｅｎｓｏｃｙｃｌｏｂｕｔｅｎｅ）等種々のものを用いることができる。
【００５０】
これにより、ビア１１９が形成された膜および配線１１８が形成された膜にまたがって、低誘電率材料により構成された層間絶縁膜１２６が形成される（図３（ｃ））。以上の工程を繰り返すことにより、配線間に層間絶縁膜１２６が形成された多層配線構造を形成することができる。
【００５１】
以上の本発明の実施の形態における半導体装置の製造方法により、犠牲膜１１２を形成して配線１１８を形成した後に犠牲膜１１２を除去して低誘電率材料により構成された層間絶縁膜１２６を形成するので、エッチングストッパ膜を形成する必要がない。配線１１８間に低誘電率材料により構成された層間絶縁膜１２６を形成し、エッチングストッパ膜を用いない構成とすることにより隣接配線間容量を低減することができる。また、エッチングストッパ膜を用いない構成とすることにより、層（または膜）間の密着性を向上することもできる。
【００５２】
以上、本発明を実施の形態をもとに説明した。これらの実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、そうした例を説明する。
【００５３】
なお、以上の実施の形態において、デュアルダマシン法により多層配線構造を形成する工程を例として説明したが、本発明は、シングルダマシン法により多層配線構造を形成する例に適用することももちろん可能である。
【００５４】
さらに、以上の実施の形態において、各種構成要素の幅等のサイズを例示したが、本発明はこれらに限られるものではなく、加工精度を高めて、より微細な構造の半導体装置の製造にも適用できることは明らかである。
【００５５】
さらに、犠牲膜１１２を構成する材料としてポリイミドを例示したが、これに限らず、配線１１８を構成する金属膜１１６等および第一の絶縁膜１０２に対してエッチング時のエッチング液に対する選択比がとれるものであれば、どのような材料を用いることもできる。
【００５６】
【発明の効果】
本発明によれば、配線間の容量を低減させた半導体装置を製造することができる。また、本発明によれば、配線間の容量を低減させた半導体装置の製造における工程数を減らして、製造工程を簡略化することができる。本発明によれば、半導体装置を安定的に製造することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態における半導体装置の製造方法を示す工程図である。
【図２】本発明の実施の形態における半導体装置の製造方法を示す工程図である。
【図３】本発明の実施の形態における半導体装置の製造方法を示す工程図である。
【図４】本発明の実施の形態における半導体装置の製造方法を示す工程図である。
【図５】従来のエアギャップを設けた半導体装置の構成を示す図である。
【符号の説明】
１００ 半導体基板
１０２ 第一の絶縁膜
１０４ ビアホール
１０６ 第一のエアギャップ形成用溝
１０８ 第二の絶縁膜
１１０ マスク
１１２ 犠牲膜
１１３ 配線溝
１１４ バリアメタル膜
１１６ 金属膜
１１８ 配線
１１９ ビア
１２０ 第二のエアギャップ形成用溝
１２２ 第三の絶縁膜
１２４ エアギャップ
１２６ 層間絶縁膜
１ 層間絶縁膜
４ バリア膜
５ 配線金属
６ 層間絶縁膜
８ エアギャップ形成用溝
９ エアギャップ
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、とくに配線間の容量を低減させた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来、半導体基板上に多層配線構造が形成された半導体装置を製造する際、配線間の寄生容量を低減するために層間絶縁膜として低誘電率材料を用いたり、配線間にエアギャップ（空洞）を設けたりする方法が開発されている。
【０００３】
配線間にエアギャップを設ける製造方法がたとえば特許文献１に開示されている。ここでは、たとえばＰＳＧ（Ｐｈｏｓｐｈｏｒｏｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）により構成された犠牲層に逆テーパ形態の配線が形成され、犠牲層がドライエッチングやウェットエッチングにより除去された後に配線間にエアギャップが形成されている。
【０００４】
また、特許文献２には、ビアホール開口部および配線間開口部を同時に形成することにより、配線間の絶縁部に空洞が形成された半導体装置およびその製造方法が記載されている。
【０００５】
【特許文献１】
特開２００１−８５５１９号公報
【特許文献２】
特許第３１０２３８２号
【０００６】
【発明が解決しようとする課題】
しかし、従来の方法において、配線を形成後にエアギャップを形成する場合、フォトレジスト膜等のマスクを形成してから配線間の層間絶縁膜をエッチングにより除去してエアギャップ形成用の溝を形成しなければならなかった。このようにエアギャップ形成用の溝を形成するためにマスクを用いなければならないと、工程数が大幅に増加してしまう。
【０００７】
一方、マスクを形成することなく、ドライエッチングにより、層間絶縁膜をエッチングにより除去すると、配線にダメージを与えてしまう。
【０００８】
また、図５に示すように、マスクを形成することなく、ウェットエッチングにより選択的に層間絶縁膜（不図示）を除去すると、エッチング後の形状制御が困難であり、図５（ａ）に示すようにオーバーエッチングされた場合、ビアホールが形成された層間絶縁膜１が不均一な形状になってしまい、配線の支柱または配線間における層間絶縁膜１がなくなってしまうおそれがある。
【０００９】
一方、ウェットエッチングにより選択的に層間絶縁膜（不図示）を除去して図５（ｂ）に示すようにアンダーエッチングされた場合、エアギャップ９が形成される層間絶縁膜６は不均一なテーパ形状になり、埋設性の低い条件にて配線上にビアホールを形成して層間絶縁膜６を堆積させても、均一なエアギャップが形成できない。
【００１０】
さらに、層間絶縁膜として低誘電率材料を用いた場合、エッチングにより層間絶縁膜に配線溝を形成する際、通常、層間絶縁膜とその下層とのエッチング液に対する選択比に差がないことが多く、層間絶縁膜とその下層との間にエッチングストッパ膜を設ける必要がある。エッチングストッパ膜を設けると、層間の密着性が悪くなったり、せっかく層間絶縁膜として低誘電率材料を用いた場合であっても、配線間の寄生容量が増加してしまうという問題があった。
【００１１】
本発明は上記事情を踏まえてなされたものであり、配線間の容量を低減させた半導体装置を製造する技術を提供することを目的とする。本発明の別の目的は、配線間の容量を低減させた半導体装置の製造における工程数を減らして、製造工程を簡略化する技術を提供することである。本発明のまた別の目的は、半導体装置を安定的に製造する技術を提供することである。
【００１２】
【課題を解決するための手段】
本発明によれば、半導体基板上に、第一の絶縁膜を形成する工程と、第一の絶縁膜に、溝部を形成する工程と、半導体基板上の全面に、溝部を埋め込むように第二の絶縁膜を形成する工程と、第二の絶縁膜を選択的に除去し、溝部の直上を除く領域に複数の配線溝を形成する工程と、配線溝を埋め込むように金属膜を形成する工程と、配線溝外部に形成された金属膜を除去することにより複数の配線を形成する工程と、溝部上の第二の絶縁膜を溝状に除去し、溝部を含むエアギャップ形成用溝を形成する工程と、エアギャップ形成用溝内に空洞を形成するように、半導体基板上の全面に第三の絶縁膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【００１３】
このように溝部を予め形成しておくことにより、エアギャップの形状を精度よく略均一にすることができる。これにより、配線間の容量を低減させた半導体装置を安定的に製造することができる。ここで、溝部の直上を除く領域とは、溝部の直上を除く少なくとも一部の領域とすることができる。
【００１４】
本発明の半導体装置の製造方法において、エアギャップ形成用溝を形成する工程において、隣接する配線の間の領域全体にわたって第二の絶縁膜を除去することができる。このようにすれば、配線の間の領域全体にわたって、エアギャップ形成用溝が形成されるので、配線間の容量をより低減させることができる。
【００１５】
本発明の半導体装置の製造方法において、溝部を形成する工程において、溝部とともに、第一の絶縁膜の溝部が形成された領域とは異なる領域に複数のビアホールを形成することができ、配線溝を形成する工程において、配線溝をビアホールに接続して設けることができ、金属膜を形成する工程において、配線溝とともにビアホールをも埋め込むように金属膜を形成することを特徴とする半導体装置の製造方法
【００１６】
このように、ビアホールとともに溝部を形成すれば、フォトレジスト等マスクを用いた処理を減らすことができ、半導体装置の製造方法における工程数を大幅に低減して製造工程を簡略化することができる。
【００１７】
本発明の半導体装置の製造方法において、エアギャップ形成用溝を形成する工程において、エアギャップ形成用溝は、ビアおよび配線の厚さの合計と略等しい厚さに形成することができる。
【００１８】
このようなエアギャップ形成用溝を形成することにより、エアギャップの形状を精度よく略均一にすることができる。これにより、配線間の容量を低減させた半導体装置を安定的に製造することができる。
【００１９】
本発明の半導体装置の製造方法において、エアギャップ形成用溝を形成する工程において、エアギャップ形成用溝は、側壁が溝部の底面に対して略垂直となるように形成することができる。
【００２０】
このようなエアギャップ形成用溝を形成することにより、エアギャップの形状を精度よく略均一にすることができる。これにより、配線間の容量を低減させた半導体装置を安定的に製造することができる。
【００２１】
本発明の半導体装置の製造方法において、金属膜は銅を含有することができ、金属膜を形成する工程の前に、ビアホールおよび配線溝の内面を覆うバリアメタル膜を形成する工程をさらに含むことができ、配線は、金属膜およびバリアメタル膜により構成されてよく、金属膜を除去する工程において、配線溝外部に形成されたバリアメタル膜をも除去することができる。
【００２２】
本発明の半導体装置の製造方法において、エアギャップ形成用溝を形成する工程において、溝部の形成された領域に沿って第二の絶縁膜を溝状に除去することができる。
【００２３】
ここで、第二の絶縁膜は、マスクを用いて除去することができる。この場合、マスクとしてフォトレジスト膜を用いることができる。このようにすれば、溝部の形成された領域に沿って溝部の直上にエアギャップ形成用溝を設けることができる。これにより、エアギャップの形状を精度よく略均一にすることができる。
【００２４】
本発明の半導体装置の製造方法において、エアギャップ形成用溝を形成する工程において、マスクを形成することなく第二の絶縁膜を金属膜に対して選択的に除去するエッチング液を用いて除去することができる。ここで、第二の絶縁膜としては、たとえばポリイミド、とくに感光性のポリイミドを用いることができる。この場合、エッチング液としては、たとえばヒドラジンを用いることができる。これにより、マスクを用いることなく、第二の絶縁膜のみを選択的に除去することができる。そのため、溝を形成する工程において、底面に対して側壁が略垂直な溝を形成することができ、従来問題となっていた工程数の増加、配線へのダメージを防ぐことができる。また、従来において、図５を参照して説明したオーバーエッチングやアンダーエッチングの問題も解決することができ、均一なエアギャップを形成することができる。
【００２５】
本発明の半導体装置の製造方法において、第三の絶縁膜は、低誘電率材料により構成することができる。ここで、低誘電率材料とは、比誘電率が３．６以下の材料とすることができる。
【００２６】
低誘電率材料としては、梯子型水素化シロキサン等のラダーオキサイドを含む膜を用いることができる。梯子型水素化シロキサンとは梯子型の分子構造を有するポリマーのことであり、配線遅延防止の観点からは、とくに比誘電率が２．９以下のものが好ましく、また膜密度が低いものが好ましい。こうした膜材料の具体例としてＬ−Ｏｘ（商標）等を例示することができる。また、低誘電率材料としては、この他に、たとえば、ＨＳＱ（ハイドロジェンシルセスキオキサン）、ＭＳＱ（メチルシルセスキオキサン）、またはＭＨＳＱ（メチル化ハイドロジェンシルセスキオキサン）等のポリオルガノシロキサン、ポリアリールエーテル（ＰＡＥ）、ジビニルシロキサン−ビス−ベンゾシクロブテン（ＢＣＢ）、またはＳｉｌｋ（登録商標）等の芳香族含有有機材料、ＳＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓｓ）、ＦＯＸ（ｆｌｏｗａｂｌｅ ｏｘｉｄｅ）、パリレン、サイトップ、またはＢＣＢ（Ｂｅｎｓｏｃｙｃｌｏｂｕｔｅｎｅ）等種々のものを用いることができる。これにより、配線間の容量をよりいっそう低減することができる。
【００２７】
本発明によれば、半導体基板上に絶縁膜を形成する工程と、絶縁膜を選択的に除去して複数の配線溝を形成する工程と、配線溝を埋め込むように金属膜を形成する工程と、配線溝外部に形成された金属膜を除去することにより複数の配線を形成する工程と、隣接する配線の間の領域全体にわたって絶縁膜を除去して溝を形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【００２８】
このようにして、以下で説明するように、溝を形成した後、溝上に配線間に低誘電率材料からなる層間絶縁膜（第三の絶縁膜）を形成すれば、配線間の容量を低減させた半導体装置の製造工程を簡略化することができる。
【００２９】
本発明の半導体装置の製造方法において、溝を形成する工程の後、半導体基板上の全面に層間絶縁膜を形成する工程をさらに含むことができる。ここで、層間絶縁膜は、上述したような低誘電率材料により構成することができる。これにより、配線間の容量を低減させた半導体装置を製造することができる。また、層間絶縁膜は、溝全体を埋め込むように形成することもできる。このようにすれば、配線が形成された層とその下層との間にエッチングストッパ膜を設けることなく、層間絶縁膜として低誘電率材料を用いることができるので、配線間の容量をより低減することができる。さらに、層（または膜）間の密着性を高めることもできる。
【００３０】
本発明の半導体装置の製造方法において、溝内に空洞を形成するように層間絶縁膜を形成することができる。
【００３１】
このようにすれば、配線間の容量を低減することができる。さらに、この場合も、層間絶縁膜は、上述したような低誘電率材料により構成することができる。このようにすれば、配線間の容量をさらに低減することができる。
【００３２】
本発明の半導体装置の製造方法において、溝を形成する工程において、マスクを形成することなく絶縁膜を金属膜に対して選択的に除去するエッチング液を用いて絶縁膜を除去することができる。ここで、絶縁膜としては、たとえばポリイミド、とくに感光性のポリイミドを用いることができる。この場合、エッチング液としては、たとえばヒドラジンを用いることができる。これにより、マスクを用いることなく、絶縁膜のみを選択的に除去することができる。そのため、溝を形成する工程において、底面に対して側壁が略垂直な溝を形成することができ、従来の問題を解決することができ、均一なエアギャップを形成することができる。
【００３３】
【発明の実施の形態】
（第一の実施の形態）
図１から図３は、本発明の第一の実施の形態における半導体装置の製造方法を示す工程図である。以下、デュアルダマシン法で多層配線構造を形成する工程を説明する。
【００３４】
まず、半導体基板１００上に第一の絶縁膜１０２（たとえば膜厚８００ｎｍ）を形成する。第一の絶縁膜１０２は、たとえばシリコン酸化膜により構成することができる。なお、第一の絶縁膜１０２は、いわゆる低誘電率材料により構成することもできる。低誘電率材料としては、様々なものを用いることができるが、詳細には第二の実施の形態において後述する。
【００３５】
つづいて、第一の絶縁膜１０２に、ビアホール１０４（たとえば１μｍ径）および第一のエアギャップ形成用溝１０６（たとえば１．１２μｍ径）を形成する（図１（ａ））。ビアホール１０４および第一のエアギャップ形成用溝１０６は、たとえば、所望の位置にパターニングされたたとえばフォトレジスト膜等のマスク（不図示）を用いてドライエッチングにより形成することができる。このとき、フォトレジスト膜にはビアホール１０４および第一のエアギャップ形成用溝１０６が互いに接触しないようなパターンが形成される。
【００３６】
次に、ビアホール１０４および第一のエアギャップ形成用溝１０６を埋め込むように、半導体基板１００上に第二の絶縁膜１０８（たとえば第一の絶縁膜１０２上の平坦部の膜厚約８００ｎｍ）を形成する（図１（ｂ））。第二の絶縁膜１０８には、後述するように配線溝が形成されるため、第二の絶縁膜１０８の膜厚は、配線の厚さを考慮して設定されるのが好ましい。ここで、第二の絶縁膜１０８は、配線形成後のエッチングにて除去可能な材料により構成することができ、たとえばポリイミドにより構成することができる。第二の絶縁膜１０８は、感光性ポリイミドにより構成することができる。
【００３７】
その後、第二の絶縁膜１０８上に、図１（ａ）において第一のエアギャップ形成用溝１０６が形成された領域に対応する位置にパターニングされたマスク１１０を形成する（図１（ｃ））。ここで、マスク１１０としては、一般的なフォトレジスト膜を用いることができる。また、他の例において、マスク１１０を設けることなく、第二の絶縁膜１０８をマスクとして用いることもできる。
【００３８】
つづいて、マスク１１０により、第二の絶縁膜１０８を部分的に除去する。第二の絶縁膜１０８は、ドライエッチングやウェットエッチングにより除去することができる。これにより、ビアホール１０４に埋め込まれていた第二の絶縁膜１０８が除去されるとともに、ビアホール１０４に接続して設けられた配線溝１１３（たとえば幅１．１２μｍ）が形成される。また同時に、犠牲膜１１２が形成される（図２（ａ））。ここで、配線溝１１３の側壁は、犠牲膜１１２により構成される。第二の絶縁膜１０８として感光性ポリイミド用いた場合、第二の絶縁膜１０８を露光、現像することにより、ビアホール１０４に埋め込まれた第二の絶縁膜１０８の除去および配線溝１１３の形成を行うことができ、この場合、第二の絶縁膜１０８を例えば１５０℃程度で焼きしめる。
【００３９】
次に、マスク１１０を除去する（図２（ｂ））。その後、半導体基板１００上全面にビアホール１０４および配線溝１１３の内面を覆うバリアメタル膜１１４を形成する（図２（ｃ））。本実施の形態におけるバリアメタル膜１１４は、例えばＴｉ、Ｗ、Ｔａ等の高融点金属を含む。好ましいバリアメタル膜１１４としては、例えば、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｔａ、ＴａＮ等が例示される。とくに、ＴａＮおよびＴａが積層したタンタル系バリアメタルが好ましく用いられる。たとえば、バリアメタル膜１１４としてＴａ／ＴａＮを用いた場合、膜厚は約２０ｎｍ／２０ｎｍとすることができる。バリアメタル膜１１４は、スパッタリング法、ＣＶＤ等の方法によって形成することができる。
【００４０】
つづいて、ビアホール１０４および配線溝１１３を埋め込むように、金属膜１１６が形成される（図２（ｄ））。ここで、金属膜１１６は、銅を主成分として構成することができる。金属膜１１６は、たとえばめっき法により、以下のようにして形成することができる。まず、銅めっきを成長させるための銅からなるシード銅膜をスパッタリング法により堆積する。次に、基板を液温約２５℃の硫酸銅水溶液に浸漬し、電解めっき法により金属膜１１６を形成する。
【００４１】
その後、たとえば２００℃以上５００℃以下の温度で３０分程度のアニール処理を行うこともできる。これにより、金属膜１１６中のグレインを大きくすることができ、金属膜１１６のストレスマイグレーション耐性を高めることができるとともに、金属膜１１６の抵抗値を低くすることができる。
【００４２】
つづいて、配線溝１１３外部に成膜された不要なバリアメタル膜１１４および金属膜１１６を化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）により除去して平坦化し、ビアホール１０４および配線溝１１３内部にのみバリアメタル膜１１４および金属膜１１６を残すようにして配線１１８を形成する（図２（ｅ））。このようにして、デュアルダマシン法により、ビア１１９および配線１１８が同時に形成される。
【００４３】
その後、犠牲膜１１２をたとえばヒドラジン等のエッチング液を用いたウェットエッチングにより選択的にエッチングして除去すると、ビア１１９が形成された膜および配線１１８が形成された膜にまたがって、側壁が第一のエアギャップ形成用溝１０６（図１参照）の底面に対して略垂直な第二のエアギャップ形成用溝１２０が形成される（図３（ａ））。本実施の形態において、犠牲膜１１２は、ウェットエッチングにおいて、エッチング液に対する選択比が金属膜１１６とは異なる材料により構成するのが好ましい。このようにすることにより、マスクを用いることなく、底面に対して側壁が略垂直な第二のエアギャップ形成用溝１２０を形成することができる。これにより、従来問題となっていた工程数の増加、配線へのダメージを防ぐことができる。また、従来において、図５を参照して説明したオーバーエッチングやアンダーエッチングの問題も解決することができ、均一なエアギャップを形成することができる。
【００４４】
次に、埋設性の低い条件にて、第二のエアギャップ形成用溝１２０の上部のみが塞がるように、半導体基板１００上全面に第三の絶縁膜１２２を形成する。これにより、ビア１１９が形成された膜および配線１１８が形成された膜にまたがって、エアギャップ１２４が形成される（図３（ｂ））。ここで、第三の絶縁膜１２２は、プラズマＣＶＤ法により、たとえばＳｉＨ４、Ｏ２、Ａｒガス等を用いて行うことができる。埋設性の低い条件は、たとえば、印加するバイアス電圧を低くし、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）パワーを落として埋設性を減少させることにより実現できる。第三の絶縁膜１２２もまた、いわゆる低誘電率材料により構成することができる。低誘電率材料については、第二の実施の形態において後述する。
【００４５】
その後、第三の絶縁膜１２２をＣＭＰにより所望の厚さ（たとえば２００ｎｍ）に除去および平坦化して、上述した工程を繰り返すことにより、配線間にエアギャップ１２４が形成された多層配線構造を形成することができる。
【００４６】
以上の第一の実施の形態で説明したようにして、配線１１８間にエアギャップ１２４を形成することにより、たとえば配線間の層間絶縁膜としてシリコン酸化膜を用いた場合に比べて隣接配線間容量が約２０〜２５％低減されることが確認された。
【００４７】
以上の本発明の実施の形態における半導体装置の製造方法により、配線間にエアギャップを形成する場合に、第二のエアギャップ形成用溝作成のためにわざわざフォトレジスト工程を追加する必要がないため、工程を簡略化することができる。また、第一のエアギャップ形成用溝１０６が形成された領域に対応する位置にパターニングされたマスク１１０を用いることにより、配線が形成された層とビアが形成された層にまたがってエアギャップ１２４を形成することができる。また、本実施の形態において、第二のエアギャップ形成用溝１２０の下方部分はビアホール１０４形成時に同時にドライエッチングにより形成されているため、第二のエアギャップ形成用溝１２０の側壁を第一のエアギャップ形成用溝１０６の底面に対して略垂直形状とすることができる。これにより、エアギャップ１２４の形状のばらつきを小さくすることができ、半導体装置を安定的に製造することができる。さらに、マスクを用いることなく犠牲膜１１２を除去することができるので、これによっても半導体装置の製造工程を簡略化することができる。
【００４８】
（第二の実施の形態）
図４は、本発明の第二の実施の形態における半導体装置の製造方法の一部を示す工程図である。
本実施の形態においても、第一の実施の形態において図１および図２を参照して説明したのと同様にして、配線１１８、ビア１１９および犠牲膜１１２を形成する。その後、第一の実施の形態と同様、犠牲膜１１２をたとえばヒドラジンを用いたウェットエッチングにて選択的にエッチングして除去し、ビア１１９が形成された膜および配線１１８が形成された膜にまたがって、側壁が第一のエアギャップ形成用溝１０６（図１参照）の底面に対して略垂直な第二のエアギャップ形成用溝１２０を形成する（図４（ａ））。
【００４９】
本実施の形態においては、第二のエアギャップ形成用溝１２０の内部が埋まるように、半導体基板１００上全面に第三の絶縁膜１２２を形成する（図４（ｂ））。ここで、第三の絶縁膜１２２は、第一の実施の形態においても上述した、いわゆる低誘電率材料により構成することができる。低誘電率材料としては、梯子型水素化シロキサン等のラダーオキサイドを含む膜とすることが好ましい。梯子型水素化シロキサンとは梯子型の分子構造を有するポリマーのことであり、配線遅延防止の観点から比誘電率２．９以下のものが好ましく、また膜密度が低いものが好ましい。こうした膜材料の具体例としてＬ−Ｏｘ（商標）等を例示することができる。また、低誘電率材料としては、この他に、たとえば、ＨＳＱ（ハイドロジェンシルセスキオキサン）、ＭＳＱ（メチルシルセスキオキサン）、またはＭＨＳＱ（メチル化ハイドロジェンシルセスキオキサン）等のポリオルガノシロキサン、ポリアリールエーテル（ＰＡＥ）、ジビニルシロキサン−ビス−ベンゾシクロブテン（ＢＣＢ）、またはＳｉｌｋ（登録商標）等の芳香族含有有機材料、ＳＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓｓ）、ＦＯＸ（ｆｌｏｗａｂｌｅ ｏｘｉｄｅ）、パリレン、サイトップ、またはＢＣＢ（Ｂｅｎｓｏｃｙｃｌｏｂｕｔｅｎｅ）等種々のものを用いることができる。
【００５０】
これにより、ビア１１９が形成された膜および配線１１８が形成された膜にまたがって、低誘電率材料により構成された層間絶縁膜１２６が形成される（図３（ｃ））。以上の工程を繰り返すことにより、配線間に層間絶縁膜１２６が形成された多層配線構造を形成することができる。
【００５１】
以上の本発明の実施の形態における半導体装置の製造方法により、犠牲膜１１２を形成して配線１１８を形成した後に犠牲膜１１２を除去して低誘電率材料により構成された層間絶縁膜１２６を形成するので、エッチングストッパ膜を形成する必要がない。配線１１８間に低誘電率材料により構成された層間絶縁膜１２６を形成し、エッチングストッパ膜を用いない構成とすることにより隣接配線間容量を低減することができる。また、エッチングストッパ膜を用いない構成とすることにより、層（または膜）間の密着性を向上することもできる。
【００５２】
以上、本発明を実施の形態をもとに説明した。これらの実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、そうした例を説明する。
【００５３】
なお、以上の実施の形態において、デュアルダマシン法により多層配線構造を形成する工程を例として説明したが、本発明は、シングルダマシン法により多層配線構造を形成する例に適用することももちろん可能である。
【００５４】
さらに、以上の実施の形態において、各種構成要素の幅等のサイズを例示したが、本発明はこれらに限られるものではなく、加工精度を高めて、より微細な構造の半導体装置の製造にも適用できることは明らかである。
【００５５】
さらに、犠牲膜１１２を構成する材料としてポリイミドを例示したが、これに限らず、配線１１８を構成する金属膜１１６等および第一の絶縁膜１０２に対してエッチング時のエッチング液に対する選択比がとれるものであれば、どのような材料を用いることもできる。
【００５６】
【発明の効果】
本発明によれば、配線間の容量を低減させた半導体装置を製造することができる。また、本発明によれば、配線間の容量を低減させた半導体装置の製造における工程数を減らして、製造工程を簡略化することができる。本発明によれば、半導体装置を安定的に製造することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態における半導体装置の製造方法を示す工程図である。
【図２】本発明の実施の形態における半導体装置の製造方法を示す工程図である。
【図３】本発明の実施の形態における半導体装置の製造方法を示す工程図である。
【図４】本発明の実施の形態における半導体装置の製造方法を示す工程図である。
【図５】従来のエアギャップを設けた半導体装置の構成を示す図である。
【符号の説明】
１００ 半導体基板
１０２ 第一の絶縁膜
１０４ ビアホール
１０６ 第一のエアギャップ形成用溝
１０８ 第二の絶縁膜
１１０ マスク
１１２ 犠牲膜
１１３ 配線溝
１１４ バリアメタル膜
１１６ 金属膜
１１８ 配線
１１９ ビア
１２０ 第二のエアギャップ形成用溝
１２２ 第三の絶縁膜
１２４ エアギャップ
１２６ 層間絶縁膜
１ 層間絶縁膜
４ バリア膜
５ 配線金属
６ 層間絶縁膜
８ エアギャップ形成用溝
９ エアギャップ
Claims (11)
- 半導体基板上に、第一の絶縁膜を形成する工程と、
前記第一の絶縁膜に、溝部を形成する工程と、
前記半導体基板上の全面に、前記溝部を埋め込むように第二の絶縁膜を形成する工程と、
前記第二の絶縁膜を選択的に除去し、前記溝部の直上を除く領域に複数の配線溝を形成する工程と、
前記配線溝を埋め込むように金属膜を形成する工程と、
前記配線溝外部に形成された前記金属膜を除去することにより複数の配線を形成する工程と、
前記溝部上の前記第二の絶縁膜を溝状に除去し、前記溝部を含むエアギャップ形成用溝を形成する工程と、
前記エアギャップ形成用溝内に空洞を形成するように、半導体基板上の全面に第三の絶縁膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法において、
前記エアギャップ形成用溝を形成する工程において、隣接する前記配線の間の領域全体にわたって前記第二の絶縁膜を除去することを特徴とする半導体装置の製造方法。 - 請求項１または２に記載の半導体装置の製造方法において、前記溝部を形成する工程において、前記溝部とともに、前記第一の絶縁膜の前記溝部が形成された領域とは異なる領域に複数のビアホールを形成し、
前記配線溝を形成する工程において、前記配線溝を前記ビアホールに接続して設け、
前記金属膜を形成する工程において、前記配線溝とともに前記ビアホールをも埋め込むように前記金属膜を形成することを特徴とする半導体装置の製造方法。 - 請求項１乃至３いずれかに記載の半導体装置の製造方法において、
前記エアギャップ形成用溝を形成する工程において、前記溝部の形成された領域に沿って前記第二の絶縁膜を溝状に除去することを特徴とする半導体装置の製造方法。 - 請求項１乃至４いずれかに記載の半導体装置の製造方法において、
前記エアギャップ形成用溝を形成する工程において、マスクを形成することなく前記絶縁膜を前記金属膜に対して選択的に除去するエッチング液を用いて前記第二の絶縁膜を除去することを特徴とする半導体装置の製造方法。 - 請求項１乃至５いずれかに記載の半導体装置の製造方法において、
前記第三の絶縁膜は、低誘電率材料からなることを特徴とする半導体装置の製造方法。 - 半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜を選択的に除去して複数の配線溝を形成する工程と、
前記配線溝を埋め込むように金属膜を形成する工程と、
前記配線溝外部に形成された前記金属膜を除去することにより複数の配線を形成する工程と、
隣接する前記配線の間の領域全体にわたって前記絶縁膜を除去して溝を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 請求項７に記載の半導体装置の製造方法において、
前記溝を形成する工程の後、前記半導体基板上の全面に層間絶縁膜を形成する工程をさらに含むことを特徴とする半導体装置の製造方法。 - 請求項８に記載の半導体装置の製造方法において、
前記溝内に空洞を形成するように前記層間絶縁膜を形成することを特徴とする半導体装置の製造方法。 - 請求項８または９に記載の半導体装置の製造方法において、
前記層間絶縁膜は、低誘電率材料からなることを特徴とする半導体装置の製造方法。 - 請求項７乃至１０いずれかに記載の半導体装置の製造方法において、
前記溝を形成する工程において、マスクを形成することなく前記絶縁膜を前記金属膜に対して選択的に除去するエッチング液を用いて前記絶縁膜を除去することを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003009184A JP4052950B2 (ja) | 2003-01-17 | 2003-01-17 | 半導体装置の製造方法 |
| US10/757,172 US7112526B2 (en) | 2003-01-17 | 2004-01-14 | Manufacturing of a semiconductor device with a reduced capacitance between wirings |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003009184A JP4052950B2 (ja) | 2003-01-17 | 2003-01-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004221444A true JP2004221444A (ja) | 2004-08-05 |
| JP4052950B2 JP4052950B2 (ja) | 2008-02-27 |
Family
ID=32732752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003009184A Expired - Fee Related JP4052950B2 (ja) | 2003-01-17 | 2003-01-17 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7112526B2 (ja) |
| JP (1) | JP4052950B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100772835B1 (ko) | 2006-07-12 | 2007-11-01 | 동부일렉트로닉스 주식회사 | 에어갭을 포함하는 반도체 소자 및 그 제조방법 |
| JP2009094519A (ja) * | 2007-10-09 | 2009-04-30 | Applied Materials Inc | Ｒｃ遅延を減少するために誘電体層にエアギャップを生成する方法及び装置 |
| WO2009104233A1 (ja) * | 2008-02-18 | 2009-08-27 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| JP2009295935A (ja) * | 2008-06-09 | 2009-12-17 | Tokyo Electron Ltd | 半導体装置の製造方法及び記憶媒体 |
| JP2011233864A (ja) * | 2010-04-27 | 2011-11-17 | International Business Maschines Corporation | 空隙組込みの構造体及び方法 |
| JP2012114483A (ja) * | 2012-03-23 | 2012-06-14 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP5157445B2 (ja) * | 2005-08-17 | 2013-03-06 | 富士通株式会社 | 半導体装置及びその製造方法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102005039323B4 (de) * | 2005-08-19 | 2009-09-03 | Infineon Technologies Ag | Leitbahnanordnung sowie zugehöriges Herstellungsverfahren |
| US7641111B2 (en) * | 2005-12-29 | 2010-01-05 | Research In Motion Limited | Method and apparatus for contactless payment authentication |
| US7442577B1 (en) * | 2006-02-14 | 2008-10-28 | United States Of America As Represented By The Director, National Security Agency The United | Method of fabricating a patterned device using sacrificial spacer layer |
| US7510928B2 (en) * | 2006-05-05 | 2009-03-31 | Tru-Si Technologies, Inc. | Dielectric trenches, nickel/tantalum oxide structures, and chemical mechanical polishing techniques |
| KR100829603B1 (ko) * | 2006-11-23 | 2008-05-14 | 삼성전자주식회사 | 에어 갭을 갖는 반도체 소자의 제조 방법 |
| US7927964B2 (en) * | 2008-11-13 | 2011-04-19 | Micron Technology, Inc. | Methods of forming electrically insulative materials, methods of forming low k dielectric regions, and methods of forming semiconductor constructions |
| US8456009B2 (en) * | 2010-02-18 | 2013-06-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structure having an air-gap region and a method of manufacturing the same |
| CN103021935A (zh) * | 2012-12-24 | 2013-04-03 | 上海集成电路研发中心有限公司 | 局部空气隙的形成方法 |
| CN106537576B (zh) * | 2014-04-01 | 2019-08-27 | 应用材料公司 | 整合式金属间隔垫与气隙互连 |
| US9887128B2 (en) * | 2015-12-29 | 2018-02-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and structure for interconnection |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2962272B2 (ja) * | 1997-04-18 | 1999-10-12 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3102382B2 (ja) | 1997-05-30 | 2000-10-23 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP2000183158A (ja) | 1998-12-14 | 2000-06-30 | Fujitsu Ltd | 半導体集積回路装置及びその製造方法 |
| JP3235581B2 (ja) | 1999-01-12 | 2001-12-04 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| TW400633B (en) * | 1999-03-19 | 2000-08-01 | United Microelectronics Corp | The manufacture method of interconnects |
| JP2001044358A (ja) * | 1999-07-28 | 2001-02-16 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR100307490B1 (ko) | 1999-08-31 | 2001-11-01 | 한신혁 | 반도체 장치의 기생 용량 감소 방법 |
| US6159845A (en) * | 1999-09-11 | 2000-12-12 | United Microelectronics Corp. | Method for manufacturing dielectric layer |
| US6406992B1 (en) * | 2001-05-29 | 2002-06-18 | United Microelectronics Corp. | Fabrication method for a dual damascene structure |
| US6917109B2 (en) * | 2002-11-15 | 2005-07-12 | United Micorelectronics, Corp. | Air gap structure and formation method for reducing undesired capacitive coupling between interconnects in an integrated circuit device |
-
2003
- 2003-01-17 JP JP2003009184A patent/JP4052950B2/ja not_active Expired - Fee Related
-
2004
- 2004-01-14 US US10/757,172 patent/US7112526B2/en not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5157445B2 (ja) * | 2005-08-17 | 2013-03-06 | 富士通株式会社 | 半導体装置及びその製造方法 |
| KR100772835B1 (ko) | 2006-07-12 | 2007-11-01 | 동부일렉트로닉스 주식회사 | 에어갭을 포함하는 반도체 소자 및 그 제조방법 |
| JP2009094519A (ja) * | 2007-10-09 | 2009-04-30 | Applied Materials Inc | Ｒｃ遅延を減少するために誘電体層にエアギャップを生成する方法及び装置 |
| WO2009104233A1 (ja) * | 2008-02-18 | 2009-08-27 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| JP2009295935A (ja) * | 2008-06-09 | 2009-12-17 | Tokyo Electron Ltd | 半導体装置の製造方法及び記憶媒体 |
| JP2011233864A (ja) * | 2010-04-27 | 2011-11-17 | International Business Maschines Corporation | 空隙組込みの構造体及び方法 |
| JP2012114483A (ja) * | 2012-03-23 | 2012-06-14 | Fujitsu Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4052950B2 (ja) | 2008-02-27 |
| US7112526B2 (en) | 2006-09-26 |
| US20040147106A1 (en) | 2004-07-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7662722B2 (en) | Air gap under on-chip passive device | |
| US6187672B1 (en) | Interconnect with low dielectric constant insulators for semiconductor integrated circuit manufacturing | |
| JP4052950B2 (ja) | 半導体装置の製造方法 | |
| JP5558662B2 (ja) | デバイス、方法（ｍｉｍキャパシタおよびその製造方法） | |
| US20080299763A1 (en) | Method for fabricating semiconductor device | |
| JP2008166726A (ja) | 半導体装置、およびその製造方法 | |
| JP2007221161A (ja) | 半導体デバイスで用いられるキャパシタとその製造方法 | |
| JP2009004665A (ja) | 半導体装置の製造方法 | |
| JP2001338978A (ja) | 半導体装置及びその製造方法 | |
| JP2009135518A (ja) | 相互接続の製造方法 | |
| US6191031B1 (en) | Process for producing multi-layer wiring structure | |
| JP2002373937A (ja) | 半導体装置及びその製造方法 | |
| US6894364B2 (en) | Capacitor in an interconnect system and method of manufacturing thereof | |
| US6875688B1 (en) | Method for reactive ion etch processing of a dual damascene structure | |
| KR100514523B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR100508538B1 (ko) | 반도체 금속 라인 제조 공정에서의 에어 갭 형성 방법 | |
| US7112537B2 (en) | Method of fabricating interconnection structure of semiconductor device | |
| JP4167672B2 (ja) | 半導体装置の製造方法 | |
| KR100295141B1 (ko) | 반도체소자의금속배선층형성방법 | |
| JP2008041783A (ja) | 半導体装置の製造方法 | |
| KR100720518B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR100870315B1 (ko) | 반도체 소자의 제조방법 | |
| JP2004072107A (ja) | 変形されたデュアルダマシン工程を利用した半導体素子の金属配線形成方法 | |
| JP2004031638A (ja) | 配線構造の形成方法 | |
| JP4220342B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050907 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070927 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071002 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071022 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071113 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071204 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101214 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101214 Year of fee payment: 3 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101214 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111214 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111214 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121214 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121214 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131214 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |