KR100720518B1 - 반도체 소자 및 그 제조방법 - Google Patents

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KR100720518B1 KR1020050132008A KR20050132008A KR100720518B1 KR 100720518 B1 KR100720518 B1 KR 100720518B1 KR 1020050132008 A KR1020050132008 A KR 1020050132008A KR 20050132008 A KR20050132008 A KR 20050132008A KR 100720518 B1 KR100720518 B1 KR 100720518B1
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Abstract

메탈로 충진된 컨택홀 외에 절연물질로 충진된 컨택홀을 추가로 형성함으로써, 사용자가 원하는 고전압을 인가할 수 있는 금속배선이 형성된 본 발명의 일 측면에 따른 반도체 소자는, 반도체 기판 상에 형성되는 게이트; 상기 게이트를 포함하는 반도체 기판 상에 형성되며 그 내부에 제1 및 제2 컨택홀이 형성되는 금속전 절연막; 상기 제1 컨택홀 내부에 소정 높이로 충진되는 제1 메탈층; 상기 제2 컨택홀 내부에 충진되며 비결정 실리콘으로 형성되는 실리콘층; 상기 제2 컨택홀의 내벽과 상기 실리콘층 사이 및 상기 게이트와 상기 실리콘층의 사이에 형성되는 제1 베리어 메탈층; 및 상기 금속전 절연막 상에 형성되는 제2 메탈층 패턴을 포함하는 것을 특징으로 한다.
금속배선, 게이트, 컨택홀

Description

반도체 소자 및 그 제조방법{Semiconductor Device and Method for Fabricating Semiconductor Device}
도 1a 내지 도 1f는 종래기술에 의한 반도체 소자의 제조방법을 도시한 단면도.
도 2a 내지 도 2k는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
22: 반도체 기판 24: 게이트
26: 금속전 절연막 28: 제1 감광막 패턴
30: 제1 컨택홀 32: 제1 베리어 메탈층
34: 제 메탈층 36: 절연막
38: 제2 감광막 패턴 40: 제2 컨택홀
42: 제2 베리어 메탈층 44: 실리콘층
46: 제2 메탈층 패턴
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 금속배선 형성에 관한 것이다.
일반적으로 반도체 기판 상에 형성된 게이트 상부에는 반도체 소자에 전기적 신호를 인가하기 위한 금속 배선이 연결되는데, 이러한 연결을 이루는 부분이 컨택홀이다. 또한, 다층 배선 구조에서는 금속 배선층과 절연막층이 회로 소자가 형성된 반도체 기판 상에 교번하여 형성되며, 절연막에 의해 분리되는 금속 배선층 사이를 비아를 통해 전기적으로 접속함으로써 회로가 동작하게 된다.
이러한 종래의 반도체 소자의 금속배선 형성방법을 도면을 참조하여 개략적으로 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래 반도체 소자의 금속배선 형성방법을 나타낸 단면도이다.
먼저 도 1a에 도시한 바와 같이, 통상의 반도체 소자 공정을 통해 형성된 구조물(미도시)을 포함하는 반도체 기판(2) 상에 게이트(4)를 형성한 후, 게이트(4)를 포함한 반도체 기판(2) 상부 전면에 금속전 절연막(Pre Metal Dielectric: PMD)(6)을 형성하고, 이를 화학기계적 연마(Chemical Mechanical Polishing: CMP) 공정을 이용하여 평탄화한다.
다음으로, 도 1b에 도시된 바와 같이, 금속전 절연막(6) 상에 감광막을 도포하고 노광 및 현상하여 금속전 절연막(6)의 소정부분을 노출시키는 감광막 패턴(8)을 형성하고, 도 1c에 도시된 바와 같이, 감광막 패턴(8)을 마스크로 하여 노출된 금속전 절연막(6)을 건식식각하여 게이트(4)의 일부분을 노출시키는 컨택홀(10)을 형성한 후 감광막 패턴(8)을 제거한다.
도 1d에 도시된 바와 같이 컨택홀(10)의 내벽을 포함한 금속전 절연막(6a)의 전면에 베리어 메탈층(12)을 얇게 증착하며, 베리어 메탈층(12) 상에 제1 메탈층(14)을 형성하여 컨택홀(10)을 충진시킨다.
다음으로, 도 1e에 도시된 바와 같이, 화학 기계적 연마공정을 이용하여 금속전 절연막(6a)의 표면이 노출될 때까지 베리어 메탈층(12) 및 제1 메탈층(14)을 평탄화하고, 도 1f에 도시된 바와 같이, 베리어 메탈층(12a) 및 제1 메탈층(14a)을 포함하는 금속전 절연막(6a) 상에 제2 메탈층(16)을 패턴을 형성함으로써 반도체 소자의 금속배선을 형성한다.
그러나 종래와 같이 반도체 소자의 금속배선을 형성하는 경우, 미리 정해진 디자인에 따라 반도체 소자의 금속배선이 형성되기 때문에, 사용자가 원하는 고전압에서 반도체 소자를 동작시키기 위해서는 금속배선을 증가시켜야만 하는데, 이러한 금속배선의 증가는 반도체 소자의 불량 발생율을 증가시킨다는 문제점이 있다.
또한, 상술한 바와 같이 종래의 반도체 소자는 미리 정해진 디자인에 따라 그 금속배선이 일괄적으로 형성되기 때문에, 사용자 각각이 원하는 소자를 구현하기 어렵다는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위한 것으로서, 메탈로 충진된 컨택홀 외에 절연물질로 충진된 컨택홀을 추가로 형성함으로써, 사용자가 원하는 고전압을 인가할 수 있는 금속배선이 형성된 반도체 소자 및 그 제조방법을 제공하는 것을 그 기술적 과제로 한다.
상술한 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 소자는 반도체 기판 상에 형성되는 게이트; 상기 게이트를 포함하는 반도체 기판 상에 형성되며 그 내부에 제1 및 제2 컨택홀이 형성되는 금속전 절연막; 상기 제1 컨택홀 내부에 소정 높이로 충진되는 제1 메탈층; 상기 제2 컨택홀 내부에 충진되며 비결정 실리콘으로 형성되는 실리콘층; 상기 제2 컨택홀의 내벽과 상기 실리콘층 사이 및 상기 게이트와 상기 실리콘층의 사이에 형성되는 제1 베리어 메탈층; 및 상기 금속전 절연막 상에 형성되는 제2 메탈층 패턴을 포함하는 것을 특징으로 한다. 이때, 상기 제1 메탈층은 텅스텐으로 형성된다.
또한, 상기 반도체 소자는 제1 컨택홀의 내벽과 상기 제1 메탈 사이 및 상기 게이트와 상기 제1 메탈 사이에 형성되는 제2 베리어 메탈층을 더 포함하는 것을 특징으로 하는데, 이때 상기 제1 및 제2 베리어 메탈층은 티타늄을 포함하는 금속으로 형성된다.
또한, 상기 제2 메탈층 패턴은 상기 제1 컨택홀 및 제2 컨택홀을 커버하도록 형성되는 것을 특징으로 한다.
상술한 목적을 달성하기 위한 본 발명의 다른 측면에 따른 반도체 소자의 제조방법은, 게이트를 포함하는 반도체 기판 상에 금속전 절연막을 형성하는 단계; 상기 금속전 절연막의 소정부분을 선택적으로 식각함으로써 상기 게이트의 일부분을 노출시키는 제1 컨택홀을 형성하는 단계; 상기 제1 컨택홀 내부를 제1 메탈층으 로 충진시키는 단계; 상기 금속전 절연막의 소정부분을 선택적으로 식각함으로써 상기 게이트의 일부분을 노출시키는 제2 컨택홀을 형성하는 단계; 상기 제2 컨택홀 내부에 제1 베리어 메탈층과 실리콘층을 충진시키는 단계; 및 상기 금속전 절연막 상에 제2 메탈층 패턴을 형성하는 단계; 를 포함하는 것을 특징으로 한다.
일 실시예에 있어서, 상기 반도체 소자 제조방법은, 상기 제2 컨택홀 형성단계 이전에 상기 제1 컨택홀을 포함하는 금속전 절연막 상에 질화막을 형성하는 단계를 더 포함하고, 상기 제2 메탈층 패턴 형성단계 이전에 상기 질화막을 제거하는 단계를 더 포함하되, 상기 제2 컨택홀 형성단계에서, 상기 제2 컨택홀은 상기 금속전 절연막과 상기 질화막을 동시에 식각함으로써 형성되는 것을 특징으로 한다.
또한, 상기 반도체 소자 제조방법에서 상기 제1 메탈층 충진단계는, 상기 제1 컨택홀을 포함하는 금속전 절연막 상에 상기 제2 메탈층을 적층함으로써 상기 제1 컨택홀을 충진시키는 단계; 및 화학 기계적 연마공정을 이용하여 상기 제2 메탈층을 상기 금속전 절연막과 동일한 높이로 평탄화하는 단계;를 더 포함하는 것을 특징으로 한다.
또한, 상기 반도체 소자 제조방법에서 상기 제1 베리어 메탈층 및 실리콘층 충진단계는, 상기 제1 및 제2 컨택홀을 포함하는 금속전 절연막 상에 상기 제1 베리어 메탈층 및 실리콘층을 순차적으로 적층함으로써 제2 컨택홀을 충진시키는 단계; 및 화학 기계적 연마공정을 이용하여 상기 제1 베리어 메탈층 및 비결정 실리콘으로 형성되는 실리콘층을 상기 금속전 절연막과 동일한 높이로 평탄화하는 단계; 를 더 포함하는 것을 특징으로 한다.
또한, 상기 제2 메탈 패턴층은 상기 제1 및 제2 컨택홀을 커버하도록 형성하는 것을 특징으로 한다.
또한, 상기 제1 메탈층은 텅스텐으로 형성하는 것을 특징으로 한다.
또한, 상기 반도체 소자의 제조방법은, 상기 제1 메탈 충진단계 이전에, 상기 제1 컨택홀 내부의 측벽 및 상기 게이트의 상측에 제2 베리어 메탈층을 형성하는 단계를 더 포함하고, 이때 상기 제1 및 제2 베리어 메탈층은 티타늄을 포함하는 금속으로 형성하는 것을 특징으로 한다.
이하, 첨부되는 도면을 참고하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
도 2a 내지 도 2k는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도이다.
먼저 도 2a에 도시한 바와 같이, 반도체 기판(22) 상에 게이트(24)를 형성한 후, 게이트(24)를 포함한 반도체 기판(22) 상부 전면에 금속전 절연막(Pre Metal Dielectric: PMD)(26)을 형성하고, 이를 화학기계적 연마(Chemical Mechanical Polishing: CMP) 공정을 이용하여 평탄화한다.
다음으로, 도 2b에 도시된 바와 같이, 금속전 절연막(26) 상에 감광막을 도포하고 노광 및 현상하여 금속전 절연막(26)의 소정부분을 노출시키는 제1 감광막 패턴(28)을 형성하고, 도 2c에 도시된 바와 같이, 제1 감광막 패턴(28)을 마스크로 하여 노출된 금속전 절연막(26)을 건식식각하여 게이트(24)의 일부분을 노출시키는 제1 컨택홀(30)을 형성한 후 제1 감광막 패턴(28)을 제거한다.
도 2d에 도시된 바와 같이 제1 컨택홀(30)의 내벽을 포함한 금속전 절연막(6a)의 전면에 제1 베리어 메탈층(32)을 얇게 증착하며, 제1 베리어 메탈층(32) 상에 제1 메탈층(34)을 형성하여 제1 컨택홀(30)을 충진시키고, 도 2e에 도시된 바와 같이, 화학 기계적 연마공정을 이용하여 금속전 절연막(26a)의 표면이 노출될 때까지 제1 베리어 메탈층(32) 및 제1 메탈층(34)을 평탄화한다. 이때 제1 베리어 메탈은 티타늄을 포함하는 금속으로, 제2 메탈은 텅스텐으로 형성되는 것이 바람직하다.
다음으로, 도 2f에 도시된 바와 같이, 제1 베리어 메탈층(32a) 및 제1 메탈층(34a)을 포함하는 금속전 절연막(26a) 상에 절연막(36), 예컨대 질화막을 형성한 후, 도 2g에 도시된 바와 같이, 상기 절연막(36)상에 절연막(36)의 소정부분을 노출시키는 제2 감광막 패턴(38)을 형성한다.
도 2h에 도시된 바와 같이, 제2 감광막 패턴(38)을 마스크로 하여 절연막(36) 및 금속전 절연막(26a)의 소정부분을 건식식각하여 게이트(24)의 일부분을 노출시키는 제2 컨택홀(40)을 형성한 후 제2 감광막 패턴(38)을 제거한다. 이러한 공정을 통해 게이트 상에 2개의 컨택홀(30, 40)이 형성되게 된다.
도 2i에 도시된 바와 같이, 제1 컨택홀(30) 및 제2 컨택홀(40)을 포함하는 층간절연막(26b) 상에 제2 베리어 메탈층(42)을 얇게 증착한 뒤, 제2 베리어 메탈층(42) 상에 실리콘층(44)을 형성하여 제2 컨택홀(40)을 충진시키고, 도 2j에 도시된 바와 같이, 화학 기계적 연마공정을 이용하여 절연막(36a)의 표면이 노출될 때 까지 제2 베리어 메탈층(42) 및 실리콘층(44)을 평탄화한다. 일 실시예에 있어서, 제2 베리어 메탈(42)은 티타늄을 포함하는 금속으로 형성하고, 실리콘층(44)은 비결정 실리콘(Amorphous Silicon)으로 형성하는 것이 바람직하다.
마직막으로, 도 2k에 도시된 바와 같이, 금속전 절연막(26b) 상에 형성된 절연막(36a)를 제거한 후, 금속전 절연막(26b) 상에 제1 컨택홀(30) 및 제2 컨택홀(40)을 커버하도록 제2 메탈층 패턴(46)을 형성함으로써 금속배선을 형성한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 예컨대, 본 실시예에 있어서는, 금속전 절연막(26a) 상에 절연막(36)을 형성하고, 절연막(36) 상에 제2 감광막 패턴(38)을 형성한 후 절연막(36)과 금속전 절연막(26a)을 식각함으로써 제2 컨택홀(40)을 형성하는 것으로 기재하였지만, 변형된 실시예에 있어서는, 금속전 절연막(26a) 상에 제2 감광막 패턴(38)을 직접 형성한 후, 금속전 절연막(26a)을 식각함으로써 제2 컨택홀(40)을 형성할 수 도 있다.
그러므로 이상에 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
상술한 바와 같이 본 발명에 따르면, 금속전 절연막 내부에 메탈로 충진된 컨택홀 외에 절연물질로 충진된 컨택홀을 추가로 형성함으로써, 반도체의 금속배선을 다층구조로 형성하지 않고서도 반도체 소자에 사용자가 원하는 고전압을 인가할 수 있어 반도체 소자의 불량 발생율을 감소시킬 수 있다는 효과 및 사용자가 원하는 반도체 소자를 구현할 수 있다는 효과가 있다.

Claims (15)

  1. 반도체 기판 상에 형성되는 게이트;
    상기 게이트를 포함하는 반도체 기판 상에 형성되며 그 내부에 제1 및 제2 컨택홀이 형성되는 금속전 절연막;
    상기 제1 컨택홀 내부에 소정 높이로 충진되는 제1 메탈층;
    상기 제2 컨택홀 내부에 충진되며 비결정 실리콘으로 형성되는 실리콘층;
    상기 제2 컨택홀의 내벽과 상기 실리콘층 사이 및 상기 게이트와 상기 실리콘층의 사이에 형성되는 제1 베리어 메탈층; 및
    상기 금속전 절연막 상에 형성되는 제2 메탈층 패턴;
    을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 삭제
  3. 제1항에 있어서, 제1 메탈층은 텅스텐으로 형성되는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 제1 컨택홀의 내벽과 상기 제1 메탈 사이 및 상기 게이트와 상기 제1 메탈 사이에 형성되는 제2 베리어 메탈층을 더 포함하는 것을 특 징으로 하는 반도체 소자.
  5. 제4항에 있어서, 상기 제1 및 제2 베리어 메탈층은 티타늄을 포함하는 금속으로 형성되는 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서, 상기 제2 메탈층 패턴은 상기 제1 컨택홀 및 제2 컨택홀을 커버하도록 형성되는 것을 특징으로 하는 반도체 소자.
  7. 게이트를 포함하는 반도체 기판 상에 금속전 절연막을 형성하는 단계;
    상기 금속전 절연막의 소정부분을 선택적으로 식각함으로써 상기 게이트의 일부분을 노출시키는 제1 컨택홀을 형성하는 단계;
    상기 제1 컨택홀 내부를 제1 메탈층으로 충진시키는 단계;
    상기 금속전 절연막의 소정부분을 선택적으로 식각함으로써 상기 게이트의 일부분을 노출시키는 제2 컨택홀을 형성하는 단계;
    상기 제2 컨택홀 내부에 제1 베리어 메탈층과 비결정 실리콘으로 형성된 실리콘층을 충진시키는 단계; 및
    상기 금속전 절연막 상에 제2 메탈층 패턴을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제7항에 있어서, 상기 제2 컨택홀 형성단계 이전에 상기 제1 컨택홀을 포함 하는 금속전 절연막 상에 질화막을 형성하는 단계를 더 포함하고, 상기 제2 메탈층 패턴 형성단계 이전에 상기 질화막을 제거하는 단계를 더 포함하되, 상기 제2 컨택홀 형성단계에서, 상기 제2 컨택홀은 상기 금속전 절연막과 상기 질화막을 동시에 식각함으로써 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제7항에 있어서, 상기 제1 메탈층 충진단계는,
    상기 제1 컨택홀을 포함하는 금속전 절연막 상에 상기 제2 메탈층을 적층함으로써 상기 제1 컨택홀을 충진시키는 단계; 및
    화학 기계적 연마공정을 이용하여 상기 제2 메탈층을 상기 금속전 절연막과 동일한 높이로 평탄화하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제7항에 있어서, 상기 제1 베리어 메탈층 및 실리콘층 충진단계는,
    상기 제1 및 제2 컨택홀을 포함하는 금속전 절연막 상에 상기 제1 베리어 메탈층 및 실리콘층을 순차적으로 적층함으로써 제2 컨택홀을 충진시키는 단계; 및
    화학 기계적 연마공정을 이용하여 상기 제1 베리어 메탈층 및 실리콘층을 상기 금속전 절연막과 동일한 높이로 평탄화하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제7항에 있어서, 상기 제2 메탈 패턴층은 상기 제1 및 제2 컨택홀을 커버하 도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 삭제
  13. 제7항에 있어서, 상기 제1 메탈층은 텅스텐으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제7항에 있어서, 상기 제1 메탈 충진단계 이전에, 상기 제1 컨택홀 내부의 측벽 및 상기 게이트의 상측에 제2 베리어 메탈층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제14항에 있어서, 상기 제1 및 제2 베리어 메탈층은 티타늄을 포함하는 금속으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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