KR100922558B1 - 반도체 소자의 금속 배선 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 금속 배선과 금속 배선 간의 기생 커패시턴스를 줄일 수 있는 반도체 소자의 금속 배선 및 그 제조 방법에 관한 것으로, 반도체 기판상에 복수개의 콘택홀을 갖고 형성되는 층간 절연막; 상기 각 콘택 홀내에 형성되는 복수개의 콘택 플러그; 상기 각 콘택 플러그에 전기적으로 연결되도록 상기 층간 절연막위에 형성되는 복수개의 1차 금속 배선; 상기 각 1 차 금속 배선위에 상기 1차 금속 배선보다 더 넓은 폭으로 상기 1차 금속 배선과 전기적으로 연결되도록 형성되는 복수개의 2차 금속 배선; 상기 2차 금속배선과 2차 금속 배선 사이 및 상기 1 차 금속 배선과 1차 금속 배선 사이에 형성되는 절연막; 그리고 상기 1차 금속 배선과 상기 절연막 사이에 형성되는 공간을 포함하여 구성된 것이다.
반도체 소자, 금속 배선, 기생 커패시턴스
Description
본 발명은 반도체 소자의 금속 배선에 관한 것으로, 특히 금속 배선과 금속 배선 간의 기생 커패시턴스를 줄일 수 있는 반도체 소자의 금속 배선 및 그 제조 방법에 관한 것이다.
현재 반도체 소자는 미세화, 대용량화 및 고집적화를 위해서 반도체 소자의 트랜지스터, 비트 라인 및 커패시터 등을 형성한 다음, 각각의 소자를 전기적으로 연결할 수 있는 금속 배선 등과 같은 다층 배선을 형성하기 위한 후속 공정을 필수적으로 요구하고 있다.
최근의 반도체 집적회로의 사이즈가 점점 작아지고 있다. 따라서, 비단 소자를 구성하는 트랜지스터, 다이오드, 배랙터, BJT 등의 요소 구성 뿐만아니라 이를 연결하기 위한 콘택 사이즈(contact size), 금속 배선의 사이즈,콘택 간의 간격, 및 금속 배선 간의 간격 등도 점차 작아지고 있다.
이와 같이 사이즈가 작아지고, 간격 또한 작아짐에 따라 콘택과 콘택 사이 특히 금속 배선과 금속 배선 사이에서 기생 커패시턴스가 발생하게 되고 이는 소자 들을 디자인 하는데 예상치와 실제치가 달라지게 됨에 따라 집적회로를 디자인함에 어려움이 있으며, 주파수를 사용하는 아날로그 소자에서는 더욱 더 심각한 문제가 되고 있다.
종래의 금속 배선 형성 방법을 설명하면 다음과 같다.
도 1a 내지 1c는 종래의 금속 배선 형성 방법을 설명하기 위한 공정 단면도이고, 도 2는 종래의 금속 배선 형성 방법에 따른 문제점을 설명하기 위한 단면도이다.
도 1a에 도시한 바와 같이, 트랜지스터, 비트라인 및 커패시터 등의 소자층(도면에는 도시되지 않음)을 포함한 반도체 기판(1) 전면에 층간 절연막(2)을 형성하고, 상기 층간 절연막(2)을 화학적 기계적 연마(CMP; Chemical Mechanical Polising) 공정에 의해 평탄화한다.
도 1b에 도시한 바와 같이, 상기 소자층상의 상기 층간 절연막(2)을 선택적으로 제거하여 콘택홀을 형성한다. 그리고, 상기 콘택홀을 채우도록 금속층을 두껍게 증착하고, 선택적으로 상기 금속층을 선택적으로 제거하여 금속 배선(4)을 형성한다.
도 1c에 도시한 바와 같이, 상기 금속 배선(4)을 포함한 기판 전면에 보호막(5)을 형성한다.
그러나, 이와 같은 종래의 반도체 소자의 금속 배선 형성 방법에 있어서는 다음과 같은 문제점이 있었다.
도 2에 도시한 바와 같이, 반도체 집적회로의 사이즈가 점점 작아지고 있고, 그에 따라, 금속 배선 간의 간격이 좁아지므로 금속 배선 간의 기생 커패시턴스가 증가하게 된다.
즉, 금속 배선의 측면적(A)이 동일하다고 가정하더라도 상기 금속 배선 간의 거리(d)가 좁아지므로 해서 금속 배선 간의 기생 커패시턴스는 증가하게 된다. 물론 상기 금속 배선 간에 형성되는 보호막의 유전률에도 상기 기생 커패시턴스는 영향을 받게 된다.
이와 같이 발생되는 기생 커패시턴스는 소자들을 디자인하는데 예상치와 실제치가 달라지게 됨에 따라 집적회로를 디자인함에 어려움이 있으며, 주파수를 사용하는 아날로그 소자에서는 더욱 더 심각한 문제가 되고 있다.
본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 안출한 것으로, 금속 배선과 금속 배선 사이에 유전률이 낮은 공기층을 두어 금속 배선 간의 기생 커패시턴스 발생을 방지할 수 있는 반도체 소자의 금속 배선 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속 배선의 제조 방법은, 반도체 기판상에 층간 절연막을 형성하고 상기 층간 절연막에 복수개의 콘택홀을 형성하는 단계; 상기 각 콘택홀내에 복수개의 콘택 플러그를 형성하는 단계; 상기 각 콘택 플러그에 전기적으로 연결되도록 상기 층간 절연막위에 복수개의 1차 금속 배선을 형성하는 단계; 상기 복수개의 1 차 금속 배선을 포함한 상기 층간 절연막 전면에 제 1 절연막을 증착하고, 상기 1차 금속 배선의 표면이 노출되도록 상기 제 1 절연막을 평탄화하는 단계; 상기 1차 금속 배선과 전기적으로 연결되도록 상기 제 1 절연막위에 금속층을 형성하는 단계; 상기 금속층 전면에 상기 제 1 절연막의 폭보다 더 좁게 패터닝된 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 이용하여 상기 금속층 및 상기 제 1 절연막을 선택적으로 식각하여, 상기 1차 금속 배선보다 더 넓은 폭을 갖도록 2차 금속 배선을 형성하는 단계; 상기 남아 있는 제 1 절연막을 완전히 제거하는 단계; 상기 1차 금속 배선의 측면에 공간이 형성되도록 상기 제1차 금속배선 및 상기 제2차 금속배선 각각들 사이에 제 2 절연막을 형성하는 단계를 포함함을 특징으로 한다.
삭제
본 발명에 따른 반도체 소자의 금속 배선 및 그의 제조 방법에 있어서는 다 음과 같은 효과가 있다.
즉, 금속 배선과 금속 배선 사이의 절연막은 물론 공기층을 형성하므로 상기 금속 배선 간의 기생 커패시턴스 발생을 방지할 수 있다.
따라서, 반도체 소자의 특성이 향상되고 더불어 집적회로 디자인이 용이하고, 특히 주파수를 사용하는 아날로그 소자에 유리하다.
상기와 같은 특징을 갖는 본 발명에 따른 반도체 소자의 금속 배선 및 그의 제조 방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 3은 본 발명에 따른 반도체 소자의 금속 배선 단면도이다.
본 발명에 따른 반도체 소자의 금속 배선의 구조는, 반도체 소자층(도면에는 도시되지 않음)이 형성된 반도체 기판(11)상에 층간 절연막(12)이 형성되고, 상기 층간 절연막(12)에 콘택 홀들이 형성된다.
그리고, 상기 각 콘택 홀내에 베리어 금속층(13) 및 제 1 금속층(14)이 적층된 콘택 플러그가 형성되고, 상기 각 콘택 플러그에 전기적으로 연결되도록 상기 층간 절연막(12)위에 1차 금속 배선(15)이 형성된다.
상기 1 차 금속 배선(15)위에 상기 1차 금속 배선보다 더 넓은 폭으로 상기 1차 금속 배선과 전기적으로 연결되도록 2차 금속 배선17a)이 형성된다. 그리고, 상기 2차 금속배선과 2차 금속 배선 사이에는 절연막(20)이 형성되고, 상기 1차 금속 배선(15)의 측면에는 상기 절연막(20)이 완전히 채워지지 않고 공간(19)이 형성되며 상기 공간에는 공기가 존재한다.
상기 1차 금속 배선과 2차 금속 배선을 동일 물질로 형성됨이 바람직하다.
이와 같은 구조를 갖고 있으므로, 상기 1차 및 2차 금속 배선의 측면적이 종래와 동일한 면적을 갖고, 상기 금속 배선 간의 간격이 종래와 동일하다고 가정하더라도 상기와 같이 금속 배선 사이에 공기가 존재하는 공간(19)이 형성되므로 금속 배선 간의 기생 커패시턴스의 발생을 줄일 수 있다.
상기와 같은 구조를 갖는 본 발명에 따른 반도체 소자의 금속 배선 제조 방법을 설명하면 다음과 같다.
도 4a 내지 4h는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 나타낸 공정 단면도이다.
도 4a에 도시한 바와 같이, 반도체 기판(11)상에 포토 다이오드, 트랜지스터, 커패시터 등의 반도체 소자층(도면에는 도시되지 않음)을 형성한다. 그리고 전면에 층간 절연막(12)을 증착하고, 사진 식각 공정을 이용하여 상기 층간 절연막(12)을 선택적으로 제거하여 상기 층간 절연막(12)에 콘택 홀들을 형성한다.
그리고, 상기 콘택홀이 형성된 층간 절연막(12)위에 상기 각 콘택홀이 채워지도록 베리어 금속층(13) 및 제 1 금속층(예를들면, 텅스텐)(14)을 증착한 후, CMP 공정을 진행하여 상기 각 콘택홀에 상기 베리어 금속층(13) 및 제 1 금속층(14)이 적층된 콘택 플러그를 형성한다. 상기 콘택 플러그는 베리어 금속층(13) 및 제 1 금속층(14)이 적층된 구조로 할 수 있고, 단일 제 1 금속층(14)으로만 형성할 수 있다.
여기서, 상기 베리어 금속층으로는 티타늄, 질화 티타늄 또는 이들의 합금으 로 형성한다.
상기 콘택 플러그를 포함한 상기 층간 절연막(12) 전면에 제 2 금속층(알루미늄)을 증착하고 선택적으로 제거하여 1차 금속 배선(15)을 형성한다.
도 4b에 도시한 바와 같이, 상기 1 차 금속 배선(15)을 포함한 상기 층간 절연막(12) 전면에 제 1 절연막(16)을 증착한다. 상기 절연막(16)은 상기 층간 절연막과의 식각 선택비가 큰 물질로 형성한다. 예를들면, 상기 층간 절연막(12)이 산화막일 경우 상기 제 1 절연막(16)은 질화막으로 형성한다.
도 4c에 도시한 바와 같이, 상기 1차 금속 배선(15)의 표면이 노출되도록 상기 제 1 절연막(16)을 CMP 공정으로 평탄화한다.
도 4d에 도시한 바와 같이, 상기 1차 금속 배선(15)을 포함한 상기 절연막(16) 전면에 제 3 금속층(알루미늄)(17)을 증착한다.
도 4e에 도시한 바와 같이, 전면에 감광막(18)을 형성하고, 노광 및 현상 공정으로 상기 절연막(16) 형성 부분이 노출되도록 상기 감광막(18)을 패터닝한다.
이 때 상기 감광막(18)이 제거된 부분의 폭은 상기 제 1 절연막(16)의 폭보다 더 좁게 패터닝한다.
도 4f에 도시한 바와 같이, 상기 패터닝된 감광막(18)을 마스크로 이용하여 상기 제 3 금속층(17) 및 상기 제 1 절연막(16)을 선택적으로 제거하여 2차 금속 배선(17a)을 형성한다. 그리고, 남아 있는 제 1 절연막(16)을 습식 식각 공정으로 완전히 제거한다.
도 4g에 도시한 바와 같이, 상기 2차 금속 배선(17a)을 포함한 기판 전면에 제 2 절연막(20)을 증착한다. 이 때, 상기 1차 금속 배선(15)의 측면에는 상기 제 2 절연막(20)이 완전히 채워지지 않고 공간(19)이 형성되며 상기 공간(19)에는 공기가 존재하게 된다.
도 4h에 도시한 바와 같이, 상기 2차 금속 배선(17a)의 표면이 노출되도록 상기 제 2 절연막(20)을 CMP 공정으로 평탄화 한다.
상기에서, 1차 금속 배선 및 2 차 금속 배선은 알루미늄, 알루미늄 합금, 구리, 구리 합금 또는 구리 알루미늄 합금으로 형성한다.
도 1a 내지 1c는 종래의 금속 배선 형성 방법을 설명하기 위한 공정 단면도
도 2는 종래의 금속 배선 형성 방법에 따른 문제점을 설명하기 위한 단면도
도 3은 본 발명에 따른 반도체 소자의 금속 배선 단면도
도 4a 내지 4h는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 나타낸 공정 단면도
도면의 주요 부분에 대한 부호의 설명
11: 반도체 기판 12: 층간 절연막
13: 베리어 금속층 14, 17: 금속층
15: 1차 금속 배선 16, 20: 절연막
17a: 2차 금속 배선 18: 감광막
19: 공간
Claims (6)
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- 삭제
- 반도체 기판상에 층간 절연막을 형성하고 상기 층간 절연막에 복수개의 콘택홀을 형성하는 단계;상기 각 콘택홀내에 복수개의 콘택 플러그를 형성하는 단계;상기 각 콘택 플러그에 전기적으로 연결되도록 상기 층간 절연막위에 복수개의 1차 금속 배선을 형성하는 단계;상기 복수개의 1 차 금속 배선을 포함한 상기 층간 절연막 전면에 제 1 절연막을 증착하고, 상기 1차 금속 배선의 표면이 노출되도록 상기 제 1 절연막을 평탄화하는 단계;상기 1차 금속 배선과 전기적으로 연결되도록 상기 제 1 절연막위에 금속층을 형성하는 단계;상기 금속층 전면에 상기 제 1 절연막의 폭보다 더 좁게 패터닝된 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 이용하여 상기 금속층 및 상기 제 1 절연막을 선택적으로 식각하여, 상기 1차 금속 배선보다 더 넓은 폭을 갖도록 2차 금속 배선을 형성하는 단계;상기 남아 있는 제 1 절연막을 완전히 제거하는 단계;상기 1차 금속 배선의 측면에 공간이 형성되도록 상기 제1차 금속배선 및 상기 제2차 금속배선 각각들 사이에 제 2 절연막을 형성하는 단계를 포함함을 특징으로 하는 반도체 소자의 금속 배선의 제조 방법.
- 제 3 항에 있어서,상기 콘택 플러그는 베리어 금속층과 금속층이 적층된 구조로 형성함을 특징으로 하는 반도체 소자의 금속 배선의 제조 방법.
- 제 3 항에 있어서,상기 1차 금속 배선과 2차 금속 배선은 동일 물질로 형성함을 특징으로 하는 반도체 소자의 금속 배선의 제조 방법.
- 제 3 항에 있어서,상기 남아 있는 제 1 절연막을 완전 제거하는 단계는 습식 식각 공정을 이용함을 특징으로 하는 반도체 소자의 금속 배선의 제조 방법.
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Citations (3)
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|---|---|---|---|---|
| JP2002009149A (ja) | 2000-06-20 | 2002-01-11 | Toshiba Corp | 半導体装置およびその製造方法 |
| KR100641498B1 (ko) * | 2005-05-18 | 2006-10-31 | 동부일렉트로닉스 주식회사 | 듀얼 다마신 구조를 갖는 금속 배선의 제조 방법 |
| KR20070071050A (ko) * | 2005-12-29 | 2007-07-04 | 동부일렉트로닉스 주식회사 | 반도체 소자의 인덕터 구조 및 그 제조 방법 |
-
2007
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002009149A (ja) | 2000-06-20 | 2002-01-11 | Toshiba Corp | 半導体装置およびその製造方法 |
| KR100641498B1 (ko) * | 2005-05-18 | 2006-10-31 | 동부일렉트로닉스 주식회사 | 듀얼 다마신 구조를 갖는 금속 배선의 제조 방법 |
| KR20070071050A (ko) * | 2005-12-29 | 2007-07-04 | 동부일렉트로닉스 주식회사 | 반도체 소자의 인덕터 구조 및 그 제조 방법 |
| KR100760915B1 (ko) | 2005-12-29 | 2007-09-21 | 동부일렉트로닉스 주식회사 | 반도체 소자의 인덕터 구조 및 그 제조 방법 |
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