KR100480890B1 - 반도체 장치의 커패시터의 제조방법 - Google Patents

반도체 장치의 커패시터의 제조방법 Download PDF

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Abstract

본 발명은 MIM형 구조를 갖는 커패시터 제조시 텅스텐 증착의 표면 토폴로지(Topology)를 이용하여 고용량 반도체 장치의 커패시터 제조방법에 관한 것으로, 다층 금속 배선을 형성하는 공정에 있어서, 제 1 층간 절연막상에 선택적으로 하부 금속배선을 형성하는 단계와, 상기 하부 금속배선이 노출되도록 복수개의 제 1 비아홀을 형성함과 동시에 제 2 비아홀을 갖는 제 2 층간 절연막을 형성하는 단계와, 상기 제 1 비아홀에 매립되도록 플러그를 형성함과 동시에 제 2 비아홀에 커패시터의 하부전극을 형성하는 단계와, 상기 하부전극상에 유전체막을 형성하는 단계와, 상기 유전체막상에 커패시터의 상부전극을 형성함과 동시에 상기 플러그와 연결되는 상부배선을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 장치의 커패시터의 제조방법{METHOD FOR MANUFACTURING OF CAPACITOR OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 커패시터의 제조방법에 관한 것으로, 특히 MIM(Metal-Insulator-Metal)형 구조를 갖는 커패시터 제조시 텅스텐 증착의 표면 토폴로지(Topology)를 이용하여 고용량 반도체 장치의 커패시터 제조방법에 관한 것이다.
일반적으로 커패시터가 PIP(Poly Insulator Poly) 구조일 경우에는 상부전극 및 하부전극을 도전성 폴리 실리콘으로 사용하기 때문에 상부전극/하부전극과 유전체 박막 계면에서 산화반응이 일어나 자연 산화막이 형성되어 전체 커패시터의 크기가 줄어들게 되는 단점이 있다.
이를 해결하기 위해 커패시터의 구조를 MIS(Metal Insulator Silicon) 내지 MIM(Metal Insulator Metal)로 변경하게 되었는데, 그 중에서 MIM형 커패시터는 비저항이 작고 내부에 공핍에 의한 기생커패시턴스가 없기 때문에 고성능 반도체 장치에 주로 이용되고 있다.
이하, 첨부된 도면을 참조하여 종래의 반도체 장치의 커패시터의 제조방법에 대하여 설명하기로 한다.
도 1a 내지 도 1g는 종래의 MIM형 구조를 갖는 커패시터 제조방법을 나타낸 공정 단면도이다.
도 1a에 도시한 바와 같이 제 1 층간 절연막(10)상에 제 1, 제 2, 제 3 금속층(11)(12)(13)으로 이루어진 제 1 금속배선층(14)을 형성한 후, 상기 제 1 금속배선층(14)상에 유전체막(15)을 증착하고, 상기 유전체막(15)상에 제 4 금속층(16)을 증착한다. 이때, 상기 제 1 금속층(11)은 Ti/TiN이고, 상기 제 2 금속층(12)은 Al 그리고 상기 제 3 금속층(13)은 Ti/TiN이며 상기 제 4 금속층(16)은 Ti 또는 TiN 또는 이 금속들의 조합으로 구성된다. 그리고 상기 유전체막(15)은 Si3N4 또는 기타 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식으로 만드는 산화물을 이용하고 두께는 500∼1500Å 정도이다.
상기 제 1 금속층(11)과 제 3 금속층(13)의 Ti층은 접착막의 역할을 담당하고, 상기 제 1 금속층(11)의 TiN층은 확산방지막, 상기 제 3 금속층(13)의 TiN층은 반사방지막 역할을 한다. 그리고 상기 제 2 금속층(12)은 전기신호를 전달하는 도전층 역할을 담당한다.
한편, 상기 제 2 금속층(12) 두께는 4000∼5000Å, 제 1 금속층(11)의 두께는 200∼600Å, 그리고 상기 제 3 금속층(15의 두께는 300∼700Å이며, 상기 제 4 금속층(16)의 두께는 1500∼3000Å이다.
도 1b에 도시한 바와 같이 상기 제 4 금속층(16)상에 제 1 포토레지스트(17)를 증착하고, 노광 및 현상공정을 이용하여 패터닝한다. 그리고 상기 패터닝된 제 1 포토레지스트(17)를 마스크로 이용하여 상기 제 4 금속층(16)과 유전체막(15)을 식각하여 상부전극(16a)을 형성한다.
이때, 상기 제 4 금속층(16) 식각은 Cl2+BCl3 기체를 주성분으로 하여 활성화시킨 플라즈마를 이용하고, 상기 유전체막(15) 식각은 CxFy 기체를 주성분으로 하여 활성화시킨 플라즈마를 이용한다. 여기서, 상기 기체는 CF4, C2F6, C4 F8, C5F8 등의 기체 또는 이러한 기체들의 조합을 의미하며, 필요할 경우 CHF3, O2, Ar 등을 첨가하기도 한다.
한편, 상기 유전체막(15) 식각시 상기 제 3 금속층(13) 일부가 식각되는데 이때 발생한 금속성-이물(Metallic Defect)이 식각된 상기 유전체막(15)이 상부전극(16a)과 제 1 금속배선층(14) 사이를 전기적으로 단락을 유발한다.
도 1c에 도시한 바와 같이 상기 패터닝된 제 1 포토레지스트(17)를 제거한 후, 상기 결과물 상부에 제 2 포토레지스트(18)를 증착하고, 노광 및 현상공정을 이용하여 패터닝한다.
이어, 상기 패터닝된 제 2 포토레지스트(18)를 마스크로 이용하여 상기 제 1 금속배선층(14)을 선택적으로 식각 제거하여 하부 금속배선(14a)을 형성한다.
이때, 상기 제 1 금속배선층(14) 식각은 Cl2+BCl3 기체를 주성분으로 하여 활성하시킨 플라즈마를 이용하며 필요할 경우 Cl2+BCl3에 N2 기체를 첨가하기도 한다.
한편, 상기 유전체막(15)과 상부전극(16a)의 표면 토폴로지는 상기 제 2 포토레지스트(18) 증착 및 패터닝 과정에서 장애요소를 유발함으로써, 미세 패터닝을 어렵게 한다.
도 1d에 도시한 바와 같이 상기 패터닝된 제 2 포토레지스트(18)를 제거하고, 상기 결과물 상부에 제 2 층간 절연막(19)을 증착한 후, CMP(Chemical Mechanical Polishing) 공정을 실시하여 평탄화하며 상기 제 2 층간 절연막(19)의 두께를 조절한다.
한편, 상기 하부 금속배선(14a), 유전체막(15), 상부전극(16a)의 전체 두께는 대략 7000∼10000Å인데, 이러한 두께는 경우에 따라 CMP 공정을 통한 완전한 평탄화를 어렵게 만든다. 특히 후 공정에서 형성될 MIM 커패시터가 형성되는 부분은 다른 하부 금속배선보다 그 면적이 넓을 뿐만 아니라 하부 금속배선(14a)상에 형성되는 유전체막(15), 상부전극(16a)에 의해 추가로 형성되는 단차(약 2000∼4500Å 정도)가 있어 증착된 제 2 층간 절연막(19)의 상부 표면 토폴로지의 단차를 심화시키기 때문에 CMP 공정을 통한 완전한 평탄화를 어렵게 만들 수 있다.
도 1e에 도시한 바와 같이 상기 결과물 상부에 제 3 포토레지스트(20)를 증착하고 노광 및 현상공정을 이용하여 패터닝한 후, 상기 패터닝된 제 3 포토레지스트(20)를 마스크로 하여 상기 하부 금속배선(14a)과 상부전극(16a)이 노출되도록 상기 제 2 층간 절연막(19)을 식각 제거하여 복수개의 비아홀(21a,21b)을 형성한다. 이때, 상기 제 2 층간 절연막(19) 식각시 CxFy 기체를 주성분으로 하여 활성화시킨 플라즈마를 이용한다.
만약, 상기 제 2 층간 절연막(19)의 완전한 평탄화가 이루어지지 않을 경우 상기 비아홀(21a,21b)에 패터닝이 제대로 이루어지지 않을 수도 있다. 또한, 상기 하부 금속배선(14a)에 형성되는 비아홀(21a)과 상기 상부전극(16a)상에 형성되는 비아홀(21b) 사이에는 단차가 발생되어 상기 상부전극(16a)상에 형성되는 비아홀(21b)에 과도 식각이 이루어질 수 있다.
도 1f에 도시한 바와 같이 상기 결과물 상부에 CVD(Chemical Vapor Deposition) 방식을 이용하여 텅스텐을 증착 시킨 후, CMP 공정 또는 플라즈마를 이용한 전면식각을 실시하여 상기 비아홀(21a,21b)을 매립하는 플러그(22)를 형성한다.
도 1g에 도시한 바와 같이 상기 결과물 상부에 제 5, 제 6, 제 7 금속층(23)(24)(25)제 2 금속배선층(26)을 증착한 후, 포토리소그래피 공정을 이용하여 상부 금속배선(26a)을 형성한다. 이때, 상기 제 5 금속층(23)은 Ti/TiN이고, 상기 제 6 금속층(24)은 Al이며, 상기 제 7 금속층(25)은 Ti/TiN이다.
한편, 금속배선의 집적도가 높아질수록 금속배선과 텅스텐 플러그 사이의 오버랩 마진(overlap margin)이 작아지는데 이와 같이 오버랩 마진이 작을 경우, 노광 과정에서 선끝 축소(line-edge-shortening) 현상과 틀어짐(misalignment) 현상으로 인해 상기 상부 금속배선(26a)이 플러그(22)를 완전히 덮지 못하는 문제가 있다.
여기서, MIM 커패시터는 도면의 A와 같이 형성된다.
즉, 상기와 같은 반도체 장치의 커패시터 제조방법에 있어서는 다음과 같은 문제점이 있었다.
첫째, 하부 금속배선용 금속배선층상에 유전체막과 상부전극을 형성한 후, 하부 금속배선을 형성하므로 유전체막과 상부전극의 표면 토폴로지에 의해 하부 금속배선에 대한 미세 패터닝을 어렵게 만든다.
둘째, 하부 금속배선용 금속배선층상에 유전체막과 상부전극을 형성하므로 금속배선 층간 절연막의 평탄화가 어려워 후속 공정의 비아홀 형성시 비아홀의 패터닝이 어렵다.
셋째, 하부 금속배선에 형성되는 비아홀과 상부전극상에 형성되는 비아홀 사이에 단차가 발생하여 비아홀 형성시 상부전극상에 형성되는 비아홀에 과도 식각이 실시된다. 심할 경우 상부전극이 완전히 뚫려 버릴 위험이 있다.
넷째, 금속배선과 플러그 사이의 오버랩 마진이 충분하지 않아 상부 금속배선이 플러그를 완전히 덮지 못할 경우 접촉 면적이 작아지고, 전기적 접촉이 취약해진다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로서, 금속배선과 커패시터 형성공정을 동시에 진행하는 데 있어서, CVD 방식으로 증착시키는 텅스텐층의 표면 토폴로지를 이용하여 고용량 MIM형 커패시터를 갖는 반도체 장치의 커패시터 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 장치의 커패시터 제조방법은 제 1 층간 절연막 상에 각각의 하부 금속배선을 형성하는 단계; 상기 하부 금속배선을 포함한 기판 상에 상기 하부 금속배선을 노출시키는 제 1 비아홀 및 제 2비아홀을 갖는 제 2층간절연막을 형성하되, 상기 제 2비아홀은 이후의 공정에서 형성될 캐패시터의 상부전극과 동일한 크기로 패터닝하는 단계; 상기 결과물 전면에 제 1금속막을 형성하는 단계; 상기 제 2금속막에 CMP공정을 실시하여 상기 제 1 비아홀을 매립시키는 플러그를 형성함과 동시에 제 2 비아홀 내부에 凹 형태의 커패시터의 하부전극을 형성하는 단계; 상기 하부전극 상에 절연막을 증착하고 나서, 상기 절연막을 패터닝하여 상기 하부전극을 덮는 유전체막을 형성하며 이와 동시에 상기 플러그의 윗부분을 제 2층간절연막 위로 돌출시키는 단계; 상기 구조 전면에 제 2금속막을 형성하는 단계; 및 상기 제 2금속막을 식각하여 상기 유전체막 상에 커패시터의 상부전극을 형성함과 동시에 상기 플러그와 연결되는 상부 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.상기 제 1 비아홀의 크기는 0.35㎛이고, 제 2 비아홀의 크기는 10∼1000㎛인 것이 바람직하다.,상기 제 1금속막은 텅스텐막을 사용하는 것이 바람직하다.
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이하, 첨부된 도면을 참조하여 본 발명의 반도체 장치의 커패시터 제조방법에 대하여 상세히 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 MIM형 구조를 갖는 커패시터 제조방법을 나타낸 공정 단면도이다.
도 2a에 도시한 바와 같이 제 1 층간 절연막(100)상에 제 1, 제 2, 제 3 금속층(101)(102)(103)으로 이루어진 제 1 금속배선층(104)을 형성하고, 상기 제 1 금속배선층(104)상에 제 1 포토레지스트(105)를 증착한 후, 노광 및 현상공정을 이용하여 패터닝하다.
상기 패터닝된 제 1 포토레지스트(105)를 마스크로 이용하여 상기 제 1 금속배선층(104)을 선택적으로 식각하여 복수개의 하부 금속배선(104a)을 형성한다. 이때, 후 공정에서 형성될 커패시터의 영역의 하부 금속배선(104a)이 더 크게 패터닝된다.
이때, 상기 제 1 금속층(101)은 Ti/TiN이고, 상기 제 2 금속층(102)는 Al, 상기 제 3 금속층(103)은 Ti/TiN이다. 그리고 상기 제 1, 제 3 금속층(101)(103)의 Ti층은 접착막의 역할을 담당하고, 상기 제 1 금속층(101)의 TiN층은 확산방지막, 상기 제 3 금속층(103)의 TiN층은 반사방지막 역할을 하며 제 2 금속층(102)은 전기신호를 전달하는 도전층 역할을 담당한다.
그리고 상기 제 2 금속층(102)의 두께는 4000∼5000Å, 제 1 금속층(101)의 두께는 200∼600Å, 그리고 상기 제 3 금속층(103)의 두께는 300∼700Å이다.
또한, 상기 제 1 금속배선층(104) 식각은 Cl2+BCl3 기체를 주성분으로 하여 활성하시킨 플라즈마를 이용하며 필요할 경우 Cl2+BCl3에 N2 기체를 첨가하기도 한다.
도 2b에 도시한 바와 같이 상기 패터닝된 제 2 포토레지스트(105)를 제거하고, 상기 결과물 상부에 제 2 층간 절연막(106)을 증착한 후, CMP 공정을 실시하여 평탄화한다. 이때, 상기 제 2 층간 절연막(106)를 원하는 두께로 조정한다.
이어, 상기 제 2 층간 절연막(106)상에 제 2 포토레지스트(107)를 증착하고 노광 및 현상공정을 이용하여 패터닝한 후, 상기 패터닝된 제 2 포토레지스트(107)를 마스크로 하여 상기 하부 금속배선(104a)이 선택적으로 노출되도록 복수개의 제 1 비아홀(108a)과 제 2 비아홀(108b)을 동시에 형성한다. 이때, 상기 제 2 층간 절연막(106) 식각시 CxFy 기체를 주성분으로 하여 활성화시킨 플라즈마를 이용한다.
여기서, 상기 제 1 비아홀(108a)의 크기(w)는 디자인 루울에 의해 규정된 크기로 패터닝하고, 상기 제 2 비아홀(108b)의 크기(W)는 후 공정에서 형성될 상부전극과 동일한 형태와 동일한 크기로 패터닝한다. 즉, W≫w 이다.
예를 들어 0.25㎛ 로직을 채용한 디바이스의 경우 상기 제 1 비아홀(108a) w의 크기는 0.35㎛이고, 제 2 비아홀(108b) W의 크기는 10∼1000㎛이다.
도 2c에 도시한 바와 같이 상기 결과물 상부에 CVD 방식을 이용하여 텅스텐(109)을 증착 시킨다.
여기서, 상기 CVD 방식으로 텅스텐(109)을 증착시키면 그 증착방식 특성 때문에 하부층 표면으로부터 모든 방향으로 일정한 속도로 증착이 진행된다. 따라서, 디자인 루울에 의해 규정된 제 1 비아홀(108a)의 크기와 비슷한 두께로 증착할 경우 증착된 텅스텐(109) 상부는 표면 토폴로지(凹) 형태로 나타난다. 즉, 디자인 루울에 의해 규정된 제 1 비아홀(108a)은 텅스텐(109)에 의해 그 내부가 완전히 채워질 뿐만 아니라 상기 제 1 비아홀(108a)상에 추가로 증착된 텅스텐(109)의 두께는 비아홀에 형성되지 않는 영역에 증착된 텅스텐의 두께와 거의 같아 평탄해진다. 반면, 상기 제 2 비아홀(108b)은 그 바닥과 측벽으로부터 일정한 두께로 상기 텅스텐(109)이 증착되기 때문에 평탄화되지 않고 凹 형태의 표면 토폴로지를 형성한다.
도 2d에 도시한 바와 같이 상기 결과물상부에 CMP 공정 또는 플라즈마를 이용한 전면식각을 실시하여 상기 제 1 비아홀(108a)을 매립하는 플러그(109a)를 형성하고, 제 2 비아홀(108b)에는 凹 형태의 커패시터의 하부전극(109b)을 형성한다.
도 2e에 도시한 바와 같이 상기 결과물 상부에 절연막(미도시)을 증착하고, 포토리소그래피 공정을 이용하여 상기 절연막을 선택적으로 식각하여 캐패시터의 유전체막(110)을 형성한다. 이때, 상기 유전체막(110)은 상기 절연막을 CxFy 기체를 주성분으로 하여 활성화시킨 플라즈마를 이용하여 식각하여 형성한다. 여기서, 상기 기체는 CF4, C2F6, C4F8, C5F8 등의 기체 또는 이러한 기체들의 조합을 의미하며, 필요할 경우 CHF3, O2, Ar 등을 첨가하기도 한다.
한편, CxFy 기체를 주성분으로 하여 활성화시킨 플라즈마를 이용하여 절연막을 식각할 경우, 절연막은 빠른 속도로 식각되지만 상기 텅스텐 성분의 플러그(109a)는 거의 식각이 진행되지 않는다. 따라서, 상기 절연막만이 선택적으로 축퇴(recess)되어 상기 플러그(109a)의 윗부분이 상기 제 2층간절연막의 위로 약각 돌출되는 현상(B)이 발생한다.도 2f에 도시한 바와 같이 상기 결과물 상부에 제 4, 제 5, 제 6 금속층(111)(112)(113)으로 이루어진 제 2 금속배선층(114)을 증착하고, 포토리소그래피 공정을 이용하여 상기 제 2 금속배선층(114)을 선택적으로 식각하여 상부 금속배선(114a)을 형성함과 동시에 커패시터의 상부전극을 형성한다. 이때, 상기 상부전극은 상기 유전체막(110)을 완전히 덮도록 패터닝한다.
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따라서, A와 같이 MIM 커패시터가 형성된다.
이상에서 설명한 바와 같이 본 발명의 반도체 장치의 커패시터 제조방법에 있어서는 다음과 같은 효과가 있다.
첫째, 완전한 평면 상태에서 하부 금속배선을 형성을 위한 포토리소그래피 공정을 실시하므로 하부 금속배선에 대한 미세 패터닝을 용이하게 할 수 있다.
둘째, 하부 금속배선상에 형성되는 MIM 커패시터의 유전체막과 상부전극에 의한 단차가 발생하지 않기 때문에 층간 절연막 증착시 평탄화가 용이하다. 따라서, 비아홀 형성이 종래에 비해 용이하다.
또한, 단차가 발생하지 않기 때문에 종래와 같이 비아홀 형성시 상부전극상에 형성되는 비아홀에 과도 식각이 실시되어 심할 경우 상부전극이 완전히 뚫려 버릴 위험이 없다.
셋째, 凹 형태의 커패시터를 형성하므로 기존에 비해 고용량의 커패시터를 형성할 수 있다.
넷째, 유전체막이 하부전극을 완전히 덮고 있고, 그 유전체막을 상부전극이 완전히 덮고 있는 구조이기 때문에 유전체막이 아무리 얇아져도 금속성-이물에 의해 단락현상이 발생하지 않는다.
다섯째, 비아홀에 형성된 텅스텐 플러그의 윗부분을 층간절연막 위로 돌출 시킴으로써 상부 금속배선과 텅스텐 플러그 사이의 전기적인 접촉이 강화되는 효과가 있다.
도 1a 내지 도 1g는 종래의 MIM형 구조를 갖는 커패시터 제조방법을 나타낸 공정 단면도
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 MIM형 구조를 갖는 커패시터 제조방법을 나타낸 공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
100 : 제 1 층간 절연막 101 : 제 1 금속층
102 : 제 2 금속층 103 : 제 3 금속층
104 : 제 1 금속배선층 104a : 하부 금속배선
105 : 제 1 포토레지스트 106 : 제 2 층간 절연막
107 : 제 2 포토레지스트 108a : 제 1 비아홀
108b : 제 2 비아홀 109 : 텅스텐
109a : 플러그 109b : 하부전극
110 : 유전체막 111 : 제 4 금속층
112 : 제 5 금속층 113 : 제 6 금속층

Claims (5)

  1. 다층 금속 배선을 형성하는 공정에 있어서,
    제 1 층간 절연막 상에 각각의 하부 금속배선을 형성하는 단계;
    상기 하부 금속배선을 포함한 기판 상에 상기 하부 금속배선을 노출시키는 제 1 비아홀 및 제 2비아홀을 갖는 제 2층간절연막을 형성하되, 상기 제 2비아홀은 이후의 공정에서 형성될 캐패시터의 상부전극과 동일한 크기로 패터닝하는 단계;
    상기 결과물 전면에 제 1금속막을 형성하는 단계;
    상기 제 1금속막에 CMP공정을 실시하여 상기 제 1 비아홀을 매립시키는 플러그를 형성함과 동시에 제 2 비아홀 내부에 凹 형태의 커패시터의 하부전극을 형성하는 단계;
    상기 하부전극 상에 절연막을 증착하고 나서, 상기 절연막을 패터닝하여 상기 하부전극을 덮는 유전체막을 형성하며 이와 동시에 상기 플러그의 윗부분을 제 2층간절연막 위로 돌출시키는 단계;
    상기 구조 전면에 제 2금속막을 형성하는 단계;
    상기 제 2금속막을 식각하여 상기 유전체막 상에 커패시터의 상부전극을 형성함과 동시에 상기 플러그와 연결되는 상부 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 비아홀의 크기는 0.35㎛이고, 제 2 비아홀의 크기는 10∼1000㎛인 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  4. 제 1 항에 있어서,
    상기 제 1금속막은 CVD방식의 텅스텐막을 사용하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  5. 삭제
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