KR20010004008A - 에어-갭을 갖는 반도체 소자의 금속배선 형성방법 - Google Patents

에어-갭을 갖는 반도체 소자의 금속배선 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 특히, 금속배선들간의 신호 지연 현상을 방지하도록, 금속배선들 사이에 에어-갭(Air-gap)을 구비시킨 반도체 소자의 금속배선 형성방법에 관한 것이다. 본 발명의 에어-갭을 갖는 반도체 소자의 금속배선 형성방법은, 트랜지스터가 구비된 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 상이한 간격을 갖는 수 개의 금속배선들을 형성하는 단계; 상기 금속배선의 측면에 질화막 스페이서를 형성하는 단계; 상기 결과물의 상부에 산화막을 증착하는 단계; 상기 질화막 스페이서를 갖는 금속배선들의 상면이 노출되도록, 상기 산화막을 에치백하는 단계; 상기 질화막 스페이서를 제거하는 단계; 및 상기 결과물의 상부에 층간절연막을 형성하는 단계를 포함하여 이루어진다.

Description

에어-갭을 갖는 반도체 소자의 금속배선 형성방법{Method for forming metal wiring of semiconductor device having Air-gap}
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 특히, 금속배선들간의 신호 지연 현상을 방지하도록, 금속배선들 사이에 에어-갭(Air-gap)을 구비시킨 반도체 소자의 금속배선 형성방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라, 금속배선들간의 간격도 감소되고 있다. 그런데, 금속배선들간의 전기적 절연을 위해서 통상 이용되는 산화막은 그 유전상수(K=4)가 비교적 높기 때문에, 금속배선들간의 간격이 줄어들게 되면, 산화막의 높은 유전상수(K=4)에 의해 신호 지연(RC-Delay) 현상이 발생하게 된다.
그러므로, 상기한 신호 지연 현상을 방지하기 위해서는, 금속배선의 자체 저항을 낮추는 공정이 필요하지만, 이 경우에는 금속배선의 두께를 증가시켜야 하기 때문에, 금속막의 증착 공정과 이에 대한 식각 공정의 신뢰성을 확보할 수 없다는 문제점이 있다.
다른 방법으로서, 낮은 유전상수를 갖는 물질로 금속배선들간을 절연시키는 방법이 연구되고 있으나, 이러한 방법을 현재의 금속배선 공정에 적용하는 것은 아직은 여러 어려움들이 있다.
한편, 신호 지연 현상을 방지하기 위한 또 다른 방법으로서, 에어-갭(Air-gap)을 이용하는 방법이 있으며, 이러한 방법은 상기한 두 가지 방법에 비해 비교적 공정 적용에 용이한 잇점이 있다.
도 1a 내지 도 1e는 종래 기술에 따른 에어-갭을 이용한 금속배선 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 트랜지스터(도시안됨)가 구비된 반도체 기판(1) 상에 제1산화막(2)을 형성하고, 이러한 제1산화막(2) 상에 금속막(3)을 증착한다. 그런다음, 금속막(3) 상에 제2산화막(4)을 형성하고, 공지된 포토리소그라피 및 식각 공정을 통해 상기 제2산화막(4)에 금속막(3)의 소정 부분을 노출시키는 콘택홀을 형성한 후, 이어서, 상기 콘택홀에 매립됨과 동시에 제2산화막(4)의 표면으로부터 돌출되는 플러그(5)를 형성한다.
도 1b를 참조하면, 제2산화막(4) 상에 레지스트 패턴들(6)을 형성하되, 어느 하나의 레지스트 패턴(6)은 플러그(5)의 일부분을 덮도록 형성한다.
도 1c를 참조하면, 레지스트 패턴(6)을 마스크로 하는 과도식각 공정으로, 노출된 제2산화막 부분과 그 하부의 금속막 및 제1산화의 일부 두께를 식각하여, 하층 금속배선들(3a)을 형성한다.
도 1d를 참조하면, 상기 결과물의 상부에 공지된 PECVD법으로 제3산화막(7)을 형성하고, 이어서, 표면 평탄화를 달성하기 위하여 전체 상부에 고밀도 플라즈마 산화막(8)을 CVD법으로 증착한다.
여기서, 도시된 바와 같이, PECVD법으로 제3산화막(7)은 형성하게 되면, 상기 제3산화막(7)은 미세 간격 갖는 하층 금속배선들(3a) 사이에는 매립되지 않게 되고, 이 결과로, 미세 간격을 갖는 금속배선들(3a) 사이에는 에어-갭(9)이 발생하게 된다.
따라서, 이러한 에어-갭(9)에 의해 미세 간격을 갖는 금속배선들(3a)은 전기적으로 절연되며, 아울러, 산화막이 없는 것에 기인하여 기생 캐패시턴스가 발생되지 않기 때문에 금속배선들(3a)간의 신호 지연 현상은 발생되지 않는다.
도 1e를 참조하면, 고밀도 플라즈마 산화막(8)을 연마 또는 에치백하여 플러그(5)를 노출시키고, 이어서, 상기 고밀도 플라즈마 산화막(8) 상에 공지된 방법으로 상층 금속배선(10)을 형성한다.
그러나, 상기와 같이 에어-갭을 갖는 종래의 금속배선 형성방법은, 금속배선들간의 간격이 작은 부분에서는 그 형성이 용이하지만, 주변회로 영역과 같이 금속배선들간의 간격이 상대적으로 큰 영역에서는 그 형성이 곤란하다. 즉, 미세 간격을 갖는 금속배선들 사이에서는 에어-갭을 용이하게 형성시킬 수 있지만, 금속배선들간의 간격이 큰 경우에는 이러한 금속배선들 사이에서 에어-갭을 형성시키기가 매우 어렵기 때문에, 금속배선들간의 간격이 큰 부분에서는 금속배선들간의 신호 지연 현상이 발생하게 된다.
또한, 후속 공정이 진행됨에 있어서, 금속배선만으로 상부 구조물을 지지해야 하기 때문에 금속배선의 쓰러짐 현상이 발생될 수도 있으며, 이러한 현상으로 인하여 금속배선들간의 쇼트(short)가 발생될 수 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 금속배선들간의 간격에 관계없이 용이하게 에어-갭을 형성시킴은 물론, 이러한 에어-갭을 통해 금속배선들간의 신호 지연 현상을 방지할 수 있는 에어-갭을 갖는 반도체 소자의 금속배선 형성방법을 제공하는데, 그 목적이 있다.
도 1a 및 도 1e는 종래 기술에 따른 에어-갭을 갖는 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 에어-갭을 갖는 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정 단면도.
(도면의 주요 부분에 대한 부호의 설명)
11 : 반도체 기판 12 : 절연막
13 : 금속배선 14 : 질화막 스페이서
15 : 산화막 16 : 에어-갭
17 : 층간절연막
상기와 같은 목적을 달성하기 위한 본 발명의 에어-갭을 갖는 반도체 소자의 금속배선 형성방법은, 트랜지스터가 구비된 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 상이한 간격을 갖는 수 개의 금속배선들을 형성하는 단계; 상기 금속배선의 측면에 질화막 스페이서를 형성하는 단계; 상기 결과물의 상부에 산화막을 증착하는 단계; 상기 질화막 스페이서를 갖는 금속배선들의 상면이 노출되도록, 상기 산화막을 에치백하는 단계; 상기 질화막 스페이서를 제거하는 단계; 및 상기 결과물의 상부에 층간절연막을 형성하는 단계를 포함하여 이루어진다.
본 발명에 따르면, 산화막 및 금속막에 대한 식각 선택비가 높은 질화막을 스페이서로 이용하고, 이러한 질화막 스페이서를 후속 공정에서 제거시킴으로써, 금속배선들간의 간격에 상관없이 상기 금속배선들 사이에 용이하게 에어-갭을 형성시킬 수 있으며, 이에 따라, 금속배선들간의 신호 지연 현상을 방지할 수 있다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 에어-갭을 갖는 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 먼저, 트랜지스터(도시안됨)가 구비된 반도체 기판(11) 상에 절연막(12)을 형성하고, 상기 절연막(12) 상에 공지된 금속막의 증착 공정과 식각 공정을 통해 상이한 간격으로 이격되는 수 개의 금속배선들(13)을 형성한다. 여기서, 금속배선(13)은 알루미늄, 텅스텐 또는 구리 금속으로 형성한다.
그런 다음, 도 2b에 도시된 바와 같이, 금속배선(13)들 형성된 절연막(12) 상에 질화막을 증착하고, 이러한 질화막을 에치백하여, 상기 금속배선(13)의 측면에 질화막 스페이서(14)를 형성한다.
다음으로, 도 2c에 도시된 바와 같이, 질화막 스페이서(14)를 갖는 금속배선들(13) 사이의 공간이 충분히 매립될 정도의 두께로, 전체 상부에 산화막(15)을 증착하고, 이어서, 도 2d에 도시된 바와 같이, 금속배선(13) 및 질화막 스페이서(14)의 상면이 노출되도록, 상기 산화막(15)을 에치백한다.
그 다음, 도 2e에 도시된 바와 같이, 습식 식각 공정을 통해 노출된 질화막 스페이서를 제거하여, 금속배선(13)의 측면에 에어-갭(16)을 형성시킨다. 여기서, 질화막은 산화막 및 금속막과 식각 선택비가 크기 때문에, 질화막 스페이서의 제거시에, 금속배선(13) 및 상기 금속배선들(13) 사이에 존재하는 산화막(15)은 제거되지 않는다.
이후, 도 2f에 도시된 바와 같이, 전체 상부에 산화막으로 이루어진 층간절연막(17)을 증착한다. 이때, 질화막 스페이서가 제거된 에어-갭(16)의 폭이 매우 작기 때문에, 상기 층간절연막의 형성시에 에어-갭(16)은 층간절연막(17)에 의해 매립되지는 않는다.
따라서, 금속배선들(13)간의 간격에 상관없이 모든 금속배선들(13)에 대해서 그 측면에 에어-갭(16)을 구비시키기 때문에, 금속배선들(13)간의 간격이 감소되더라도 산화막의 높은 유전상수에 기인된 신호 지연 현상은 방지할 수 있게 된다.
또한, 금속배선들(13) 사이에는 그 일부가 산화막(15)으로 매립되어 있는 것에 기인하여, 층간절연막(17) 및 후속 공정에서 형성되는 구조물은 상기 산화막(15) 및 금속배선들(13)에 의해 지지되기 때문에, 금속배선(13)의 쓰러짐과 같은 결함은 발생되지 않는다.
한편, 본 발명의 실시예에서는 에어-갭을 형성하기 위하여 질화막으로 이루어진 스페이서를 이용하였지만, 질화막 대신에 산화막 및 금속막에 대한 식각 선택비가 우수한 다른 물질을 이용하는 것도 가능하다.
이상에서와 같이, 본 발명은 질화막 스페이서를 이용하여 에어-갭을 형성시키기 때문에, 금속배선들간의 간격에 상관없이 용이하게 에어-갭을 구비시킬 수 있다. 따라서, 금속배선들간의 신호 지연 현상을 방지할 수 있기 때문에, 금속배선의 신뢰성을 향상시킬 수 있으며, 특히, 고집적 소자의 제조에 매우 유리하게 적용시킬 수 있다.

Claims (1)

  1. 트랜지스터가 구비된 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상에 상이한 간격을 갖는 수 개의 금속배선들을 형성하는 단계;
    상기 금속배선의 측면에 질화막 스페이서를 형성하는 단계;
    상기 결과물의 상부에 산화막을 증착하는 단계;
    상기 질화막 스페이서를 갖는 금속배선들의 상면이 노출되도록, 상기 산화막을 에치백하는 단계;
    상기 질화막 스페이서를 제거하는 단계; 및
    상기 결과물의 상부에 층간절연막을 형성하는 단계를 포함하여 이루어지는 것으 특징으로 하는 에어-갭을 갖는 반도체 소자의 금속배선 형성방법.
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