KR20040043931A - 반도체 소자의 층간 절연막 형성 방법 - Google Patents

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Abstract

층간 절연막 형성 방법을 제공한다. 상기 방법에 따르면, 도전 패턴이 형성된 반도체 기판에 제 1 층간절연막을 적층한다. 상기 제 1 층간절연막 상에 스핀온(Spin-On) 방법을 이용하여 희생막을 형성한다. 상기 도전 패턴을 평탄화 저지막으로 사용하여 상기 제 1 층간절연막 및 상기 희생막의 상부를 평탄화하여 상기 도전 패턴의 상부를 노출시키는 동시에 상기 도전 패턴들 사이에 상기 도전패턴들 사이를 채우면서 상기 도전 패턴들의 측벽을 덮는 제 1 층간절연막 패턴 및 희생막 패턴을 남긴다. 상기 희생막 패턴을 제거한다. 상기 제 1 층간절연막 패턴을 일부 리세스시키어 상기 도전패턴들 사이를 반도체 기판으로 부터 소정 높이 채우는 리세스된 제 1 층간 절연막을 남긴다. 그리고, 상기 리세스된 제 1 층간절연막 패턴이 형성된 상기 반도체 기판에 제 2 층간절연막을 적층한다.

Description

반도체 소자의 층간 절연막 형성 방법{Method of forming interlayer dielectric layer in semiconductor device}
본 발명은 층간 절연막의 형성 방법에 관한 것으로, 특히 반도체 소자의 신뢰성을 향상시킬 수 있는 층간 절연막을 형성하는 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 게이트 패턴들 또는 금속 배선들 간의 간격도 좁아지고 있다. 이로 인해, 층간절연막을 형성할 때 게이트 패턴들 사이 또는 금속 배선들 사이에 보이드(void)가 형성될 수 있다. 이를 방지하기 위한 종래 기술의 하나로 층간절연막을 2 단계에 걸쳐 형성하는 방법이 있다.
도 1a 내지 도 1c는 종래 기술에 따라 층간절연막을 형성하는 방법을 순차적으로 나타내는 개략적인 공정 단면도들이다.
도 1a를 참조하면, 반도체 기판(1) 상에 게이트 산화막(3), 게이트 폴리(5), 금속실리사이드(7) 및 캐핑막 패턴(9)을 구비하는 게이트 패턴들을 형성하고 상기 게이트 패턴들을 덮는 제 1 층간절연막(11)을 적층한다. 이때, 도 1a에서처럼 상기 게이트 패턴의 모서리 부분에서 오버행(O)이 발생하게 된다.
도 1b를 참조하면, 상기 오버행(O)을 없애주기 위하여, 상기 제 1 층간절연막(11)에 대해 건식식각을 실시한다. 이때, 상기 게이트 패턴들 사이를 반도체 기판(1)으로 부터 소정높이 채우는 제 1 층간절연막패턴(11a)가 형성되는 동시에 상기 게이트 패턴들 상부에 제 1 층간절연막더미패턴(11b)가 형성된다.
도 1c를 참조하면, 상기 제 1 층간절연막의 패턴들(11a, 11b)이 형성된 상기 반도체 기판(1)의 전면 상에 제 2 층간절연막을 적층한다. 이때, 상기 제 1 층간절연막 패턴(11a)은 가로세로비(aspect ratio)가 감소시키나, 상기 더미 패턴(11b)이 가로세로비를 증가시켜 결국 상기 게이트 패턴들 사이에 보이드(V)가 형성된다. 후속으로 상기 제 2 층간절연막 물질을 평탄화하고 콘택 공정을 실시할때, 상기 보이드(v) 영역에 도전물질이 남아 콘택들을 단락시킬 수 있다. 결국 상기 보이드(V)는 반도체 소자의 신뢰성을 감소시킨다.
따라서, 상기 문제를 해결하기 위하여, 본 발명의 기술적 과제는 반도체 소자의 신뢰성을 향상시킬 수 있는 층간 절연막을 형성하는 방법을 제공하는데 있다.
도 1a 내지 도 1c는 종래 기술에 따라 층간절연막을 형성하는 방법을 순차적으로 나타내는 개략적인 공정 단면도들이다.
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 층간절연막을 형성하는 방법을 순차적으로 나타내는 개략적인 공정 단면도들이다.
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 층간 절연막 형성 방법은 스핀온(Spin-On) 방법을 이용하여 형성되는 희생막을 이용하는 것을 특징으로 한다.
좀 더 상세하게, 상기 방법은 다음과 같다. 먼저, 도전 패턴이 형성된 반도체 기판에 제 1 층간절연막을 적층한다. 상기 제 1 층간절연막 상에 스핀온(Spin-On) 방법을 이용하여 희생막을 형성한다. 상기 도전 패턴을 평탄화 저지막으로 사용하여 상기 제 1 층간절연막 및 상기 희생막의 상부를 평탄화하여 상기 도전 패턴의 상부를 노출시키는 동시에 상기 도전 패턴들 사이에 상기 도전패턴들 사이를 채우면서 상기 도전 패턴들의 측벽을 덮는 제 1 층간절연막 패턴 및 희생막 패턴을 남긴다. 상기 희생막 패턴을 제거한다. 상기 제 1 층간절연막 패턴을 일부 리세스시키어 상기 도전패턴들 사이를 반도체 기판으로 부터 소정 높이 채우는 리세스된 제 1 층간 절연막을 남긴다. 그리고, 상기 리세스된 제 1 층간절연막 패턴이 형성된 상기 반도체 기판에 제 2 층간절연막을 적층한다.
상기 방법에 있어서, 상기 희생막은 HSQ(Hydrogen Silsesquioxane), 폴리 실라진(poly-silazine) 및 포토레지스트를 포함하는 그룹에서 선택되는 하나의 물질로 형성될 수 있다. 상기 도전 패턴은 금속 배선 또는 차례로 적층된 게이트 산화막 및 게이트 전극을 구비하는 게이트 패턴일 수 있다.
상기 방법에 있어서, 상기 제 1 층간절연막 및 상기 희생막의 상부를 평탄화하고, 상기 희생막 패턴을 제거하고, 상기 제 1 층간절연막 패턴을 일부 리세스시키는 것은 건식식각 방법을 이용하여 연속적으로 이루어질 수 있다.
상기 방법에 있어서, 상기 제 1 및 제 2 층간절연막들은 PECVD(Plasma-Enhanced Chemical Vapor Deposition) 방법을 이용하여 형성될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 층간절연막을 형성하는 방법을 순차적으로 나타내는 개략적인 공정 단면도들이다.
도 2a를 참조하면, 반도체 기판(21)에 게이트 산화막(23), 게이트 폴리막(25), 금속실리사이드막(27)을 차례로 적층하고 패터닝한 후, 캐핑막(29)을 적층하고 패터닝하여 게이트 패턴을 형성한다. 상기 게이트 패턴들이 형성된 상기 반도체 기판(21)의 전면 상에 제 1 층간절연막을 적층한다. 상기 제 1 층간절연막(31)은 PECVD(Plasma-Enhanced Chemical Vapor Deposition) 방법을 이용하여 산화막 계열의 물질로 형성할 수 있다. 상기 게이트 패턴의 모서리에 오버행이 생길 수 있다. 스핀온(Spin-On) 방법을 이용하여 희생막(33)을 형성한다. 상기 희생막(33)은 SOG(Spin-On Glass)막 계열의 산화막들로 형성할 수 있으며, 예를 들면 HSQ(Hydrogen Silsesquioxane)로 형성할 수 있다. 그외 상기 희생막(33)은 폴리실라진(poly-silazine) 계열의 물질 또는 포토레지스트 계열의 물질로 형성할 수 있다. 상기 희생막은 액체상태로 상기 제 1 층간절연막(31)의 표면에 코팅되면서 상기 오버행이 형성된 상기 제 1 층간절연막의 홈을 채운다.
도 2b를 참조하면, 상기 캐핑막(29)을 평탄화 저지막으로 이용하여 상기 희생막(33) 및 상기 제 1 층간절연막(31)에 대해 평탄화 공정을 진행하여 상기 캐핑막(29)을 노출시키는 동시에 상기 게이트 패턴들 사이를 덮는 제 1 층간절연막 패턴(31a) 및 희생막 패턴(33a)를 형성한다. 상기 평탄화 공정은 건식식각 방법으로 진행될 수 있으며, 바람직하게는 CMP 방법으로 진행된다.
도 2c를 참조하면, 상기 희생막 패턴(33a)만을 제거한다. 이때, 상기 희생막 패턴(33a)이 포토레지스트로 형성된 경우 애싱(ashing)공정을 이용하여 제거할 수 있다. 상기 희생막 패턴(33a)이 SOG 계열의 산화막으로 형성된 경우, 상기 제 1 층간절연막 패턴(31a)과의 습식식각선택비를 이용하여, 불산(HF)을 포함하는 습식식각 공정에 의해 제거될 수 있다.
도 2d를 참조하면, 상기 제 1 층간절연막 패턴(31a)을 일부 리세스시키어 상기 게이트 패턴의 모서리 부분의 오버행을 제거하고 상기 게이트 패턴 사이를 반도체 기판으로부터 채우는 리세스된 제 1 층간절연막 패턴(31b)을 남긴다. 이때, 상기 건식식각 공정은 CF4및 CHF3등 불소화합물을 이용하여 진행될 수 있다.
도 2e를 참조하면, 상기 리세스된 제 1 층간절연막 패턴(31b)이 형성된 상기 반도체 기판(21)의 전면 상에 제 2 층간절연막(35)을 적층한다. 상기 제 2 층간절연막(35)은 PECVD 방법을 이용하여 산화막 계열의 물질로 형성될 수 있다.
상기 도 2b 내지 도 2d의 과정은 건식식각 방법을 이용하여 연속적으로 진행될 수 있다. 만약 상기 희생막(33)이 포토레지스트 계열의 물질로 형성된다면, 상기 희생막(33)과 상기 제 1 층간절연막(31)의 건식식각선택비가 1:1이 되도록 CF4및 O2의 유량비를 조절하여 건식식각 공정을 진행한다. 그래서 상기 희생막(33)과 상기 제 1 층간절연막(31)을 동시에 식각하여 상기 희생막(31)을 제거하고 상기 제 1 층간절연막(31)을 계속 식각하여 도 2d의 리세스된 제 1 층간절연막 패턴(31b)을 남긴다. 만약 상기 희생막(31)이 SOG막 계열의 산화막으로 이루어진다면, 같은 산화막 계열의 물질로 이루어지는 상기 제 1 층간절연막(31)과 거의 동일한 건식식각률을 갖는다. 따라서, CF4및 CHF3등 불소화합물을 이용하는 건식식각공정으로 상기 희생막(33)과 상기 제 1 층간절연막(31)을 동시에 식각하여 도 2d의 리세스된 제 1 층간절연막 패턴(31b)을 형성할 수 있다.
따라서, 본 발명에 의한 층간절연막 형성 방법에 따르면, 스핀온 방법으로 형성되는 희생막을 이용하여 보이드의 형성을 방지할 수 있다. 이로써 반도체 소자의 신뢰성을 향상시킬 수 있다.

Claims (5)

  1. 도전 패턴이 형성된 반도체 기판에 제 1 층간절연막을 적층하는 단계;
    상기 제 1 층간절연막 상에 스핀온(Spin-On) 방법을 이용하여 희생막을 형성하는 단계;
    상기 도전 패턴을 평탄화 저지막으로 사용하여 상기 제 1 층간절연막 및 상기 희생막의 상부를 평탄화하여 상기 도전 패턴의 상부를 노출시키는 동시에 상기 도전 패턴들 사이에 상기 도전패턴들 사이를 채우면서 상기 도전 패턴들의 측벽을 덮는 제 1 층간절연막 패턴 및 희생막 패턴을 남기는 단계;
    상기 희생막 패턴을 제거하는 단계;
    상기 제 1 층간절연막 패턴을 일부 리세스시키어 상기 도전패턴들 사이를 반도체 기판으로 부터 소정 높이 채우는 리세스된 제 1 층간 절연막을 남기는 단계; 및
    상기 리세스된 제 1 층간절연막 패턴이 형성된 상기 반도체 기판에 제 2 층간절연막을 적층하는 단계를 구비하는 층간 절연막 형성 방법.
  2. 제 1 항에 있어서,
    상기 희생막은 HSQ(Hydrogen Silsesquioxane), 폴리 실라진(poly-silazine) 및 포토레지스트를 포함하는 그룹에서 선택되는 하나의 물질로 형성되는 것을 특징으로 하는 층간 절연막 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 1 층간절연막 및 상기 희생막의 상부를 평탄화하는 단계;
    상기 희생막 패턴을 제거하는 단계; 및
    상기 제 1 층간절연막 패턴을 일부 리세스시키는 단계는 건식식각 방법을 이용하여 연속적으로 이루어지는 것을 특징으로 하는 층간 절연막 형성 방법.
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 층간절연막들은 PECVD(Plasma-Enhanced Chemical Vapor Deposition) 방법을 이용하여 형성되는 것을 특징으로 하는 층간 절연막 형성 방법.
  5. 제 1 항에 있어서,
    상기 도전 패턴은 금속 배선 또는 차례로 적층된 게이트 산화막 및 게이트 전극을 구비하는 게이트 패턴인 것을 특징으로 하는 층간 절연막 형성 방법.
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KR100922546B1 (ko) * 2007-11-09 2009-10-21 주식회사 동부하이텍 반도체 소자 및 이를 위한 제조 방법

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