KR100681207B1 - 반도체 소자의 콘택 플러그 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 콘택 플러그 형성을 위해 실시하는 SAC 식각공정시 도전층 상의 하드 마스크 손실을 억제하여 콘택 플러그와 게이트 전극 간에 발생하는 단락(shotr)현상을 방지할 수 있는 반도체 소자의 콘택 플러그 형성방법에 관한 것으로, 이를 위해 본 발명은 반도체 소자의 콘택 플러그 형성시 하드 마스크를 구비하는 도전층의 측벽에 하드 마스크와 식각율이 다른 물질로 형성된 스페이서를 리세스시킨 후 리세스된 스페이서에 하드 마스크와 식각율이 동일하거나 낮은 물질을 매립하여 식각공정을 실시함으로써, 하드 마스크의 손실을 억제하여 도전층과 콘택 플러그 간에 발생하는 단락(short)현상을 방지할 수 있다.

반도체 소자, 랜딩 플러그, ALD 질화막, 산화막, 식각속도.

Description

반도체 소자의 콘택 플러그 형성방법{A METHOD FOR FORMING A CONTACT PLUG IN SEMICONDUCTOR DEVICE}

도 1a 내지 도 1e는 종래의 자기정렬콘택 식각공정을 적용하는 랜딩 플러그 콘택 기술을 설명하기 위해 도시된 공정단면도.

도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 반도체 소자의 콘택 플러그 형성방법을 나타낸 공정단면도.

도 3은 본 발명의 바람직한 실시예에 따라 하드 마스크를 구비하는 게이트 전극 측벽의 스페이서 산화막이 리세스되어 발생된 틈에 ALD 질화막을 매립하는 공정을 나타낸 단면도.

〈도면의 주요 부분에 대한 부호의 설명〉

10, 110 : 반도체 기판 11, 111 : 소자 분리막

12, 112 : 게이트 절연막 13a, 113a : 폴리실리콘막

13b, 113b : 텅스텐 실리사이드막 14, 114 : 게이트 전극

15, 115, 20 : 하드 마스크 16, 116 : 실링 질화막

17, 117 : 스페이서 산화막 18, 118 : 식각 정지막

19, 119 : 층간 절연막 120 : ALD 질화막

21, 121 : 포토레지스트 패턴 22, 122 : 콘택홀

본 발명은 반도체 소자의 콘택 플러그 형성방법에 관한 것으로, 특히 자기정렬콘택(SAC : self aligned contact) 식각공정을 적용하는 반도체 소자의 콘택 플러그 형성방법에 관한 것이다.

반도체 소자의 고집적화에 따른 패턴의 미세화로 인하여 반도체 소자를 이루는 여러 요소들은 적층 구조를 이루게 되었다. 이에 따라 콘택 플러그를 형성하여 상기 적층된 요소들 간의 상,하부를 연결하였다. 최근에는 이러한 콘택 플러그를 형성함에 있어서, 콘택 플러그의 하부 면적은 최소의 면적으로 형성하고 상부 면적은 후속 공정에 대한 공정 마진을 넓히기 위해 하부 면적보다 넓게 형성하는 예컨대, 랜딩 플러그 콘택(LPC : landing plug contact) 기술이 사용되고 있다.

그러나, 이러한 랜딩 플러그 콘택 기술은 고종횡비를 갖는 구조물 사이를 식각하는데 어려움이 있어, 식각율이 서로 다른 두 물질 예컨대, 산화막과 질화막 간의 식각 선택비를 이용하여 식각 프로파일을 얻는 자기정렬콘택(SAC : self aligned contact) 식각공정을 적용하는 랜딩 플러그 콘택 기술이 도입되었다. 이때, 자기정렬콘택 식각공정은 CF 및 CHF 계열의 가스를 이용하여 실시한다.

도 1a 내지 도 1e는 상기와 같은 자기정렬콘택 식각공정을 적용하는 랜딩 플러그 콘택 기술을 설명하기 위해 도시된 공정단면도이다.

우선, 도 1a에 도시된 바와 같이, 소자분리막(11)이 형성된 반도체 기판(10; 이하, 기판이라 함) 상에 게이트 절연막(12), 폴리실리콘막(13a)과 텅스텐실리사이드막(13b; WSi₂)이 적층된 게이트 전극(14) 및 실리콘 질화막으로 이루어진 하드 마스크(15; 이하, 제1 하드 마스크라 함)가 순차적으로 적층된 게이트 적층구조를 형성한다.

이어서, 게이트 적층구조가 형성된 결과물의 상부 단차를 따라 실링 질화막(16; 이하, 제1 질화막이라 함), 스페이서 산화막(17; 이하, 제1 산화막이라 함) 및 질화막으로 이루어진 식각정지막(18; 이하, 제2 질화막이라 함)을 순차적으로 증착한다.

이어서, 도 1b에 도시된 바와 같이, 제2 질화막(18)이 형성된 결과물 상에 산화막으로 이루어진 층간 절연막(19; 이하, 제2 산화막이라 함)을 증착한 후 제1 하드 마스크(15)를 평탄화 정지막으로 하여 CMP(Chemical Mechanical Polishing) 평탄화공정을 실시한다.

이어서, 도 1c에 도시된 바와 같이, 제2 산화막(19)이 평탄화된 결과물 상부에 하드 마스크(20; 이하, 제2 하드 마스크라 함)를 증착한 후 제2 하드 마스크(20) 상에 랜딩 플러그 콘택 영역이 오픈된 구조의 포토레지스트 패턴(21)을 형성한다.

이어서, 도 1d에 도시된 바와 같이, 포토레지스트 패턴(21)을 식각 마스크로 하여 제2 하드 마스크(20)를 식각하여 랜딩 플러그 콘택 영역의 층간 절연막(19), 제2 질화막(18), 제1 산화막(17) 및 제1 질화막(16)의 상부표면을 노출시키면서 제1 하드 마스크(15)의 일부를 노출시킨다.

이어서, 도 1e에 도시된 바와 같이, 제2 하드 마스크(20)를 식각 마스크로 하여 SAC 식각공정을 실시하여 랜딩 플러그 콘택홀(22)을 형성한다. 그러나, 이러한 SAC 식각공정을 실시하는 도중에 노출된 제1 산화막(17)을 따라 식각속도가 상대적으로 빨라져 제1 하드 마스크(15)의 일부가 손실('A' 부위 참조)되게 된다.

즉, 상기와 같은 종래의 랜딩 플러그 형성방법에 따르면 하드 마스크의 손실로 인해 랜딩 플러그와 게이트 전극 간에 단락(short) 현상이 발생하는 문제점이 있다.

이어서, 도면에 도시되지는 않았으나, 랜딩 플러그 콘택홀(22; 도 1e 참조)에 매립되도록 폴리실리콘막을 증착하고, 에치백 공정이나 화학기계적연마 평탄화공정으로 전면식각하여 폴리실리콘막을 서로 분리시킴으로써 접합영역과 콘택하는 랜딩 플러그를 형성한다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 반도체 소자의 콘택 플러그 형성을 위해 실시하는 SAC 식각공정시 도전층 상의 하드 마스크 손실을 억제하여 콘택 플러그와 게이트 전극 간에 발생하는 단락(shotr)현 상을 방지할 수 있는 반도체 소자의 콘택 플러그 형성방법을 제공하는 것을 그 목적으로 한다.

상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 하드 마스크를 구비한 도전층이 형성된 기판의 상부 단차를 따라 상기 하드 마스크와 동일한 식각율을 갖는 제1 절연막을 증착하는 단계와, 상기 제1 절연막의 상부 단차를 따라 상기 제1 절연막과 다른 식각율을 갖는 제2 절연막 및 상기 제1 절연막과 동일한 식각율을 갖는 제3 절연막을 순차적으로 증착하는 단계와, 상기 제3 절연막이 증착된 결과물 상에 상기 제2 절연막과 동일한 식각율을 갖는 층간 절연막을 증착한 후 상기 하드 마스크가 노출되도록 전면식각하는 단계와, 상기 제2 절연막과 상기 층간 절연막을 깊이 방향으로 일정부분 리세스시키는 단계와, 상기 제2 절연막과 층간 절연막이 리세스된 결과물 상에 상기 제1 절연막과 동일한 식각율을 갖는 제4 절연막을 증착하는 단계와, 식각공정을 실시하여 상기 기판 표면이 노출되도록 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함한 결과물 상에 도전층을 증착하여 상기 콘택홀을 매립하는 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성방법을 제공한다.

본 발명에 있어서, 상기 하드 마스크는 질화막으로 형성한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 다양한 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 반도체 소자의 랜딩 플러그 형성방법을 나타낸 공정단면도이다. 여기서, 도 2a 내지 도 2f에 도시된 참조번호들 중 서로 동일한 참조번호는 동일한 기능을 하는 동일 요소이다.

우선, 도 2a에 도시된 바와 같이, 액티브(active) 영역(미도시)과 필드(field) 영역(미도시)을 구분하기 위한 소자분리막(111)이 형성된 반도체 기판(110; 이하, 기판이라 함) 상에 하드 마스크(115; 이하, 제1 하드 마스크라 함)를 구비한 복수의 도전층을 형성한다. 여기서, 제1 하드 마스크(115)는 실리콘 질화막으로 이루어진다. 예컨대, 도전층은 게이트 전극, 비트라인 및 금속배선 중 어느 하나로 형성할 수 있다. 여기서, 도전층은 게이트 절연막(112), 폴리실리콘막(113a)과 텅스텐 실리사이드막(113b; WSi₂)이 적층된 구조의 게이트 전극(114)으로 한다.

이어서, 게이트 전극(114)과 제1 하드 마스크(115)로 이루어진 게이트 적층구조 상부의 단차를 따라 실링 질화막(116; 이하, 제1 질화막이라 함), 스페이서 산화막(117; 이하, 제1 산화막이라 함) 및 질화막으로 이루어진 식각정지막(118; 이하, 제2 질화막이라 함)을 순차적으로 증착한다. 여기서, 제1 질화막은 실리콘 질화막 또는 실리콘 산화질화막이다.

이어서, 도 2b에 도시된 바와 같이, 제2 질화막(118)이 형성된 결과물 상에 층간 절연막(119)을 증착한 후 제1 하드 마스크(115) 상부가 노출되도록 화학기계적연마(이하, CMP라 함: Chemical Mechanical Polishing) 평탄화공정을 실시하여 게이트 적층 구조의 측벽과 기판(110) 상부의 단차를 따라 스페이서층을 형성한다. 결국, 스페이서층은 제1 질화막(116)/제1 산화막(117)/제2 질화막(118)의 적층구조로 형성되고, 여기서 스페이서층은 랜딩 플러그의 측벽 스페이서로 작용한다. 이때, 층간 절연막(119; 이하, 제2 산화막이라 함)은 산화막으로 형성한다.

이어서, 도 2c에 도시된 바와 같이, 제2 산화막(119)이 평탄화된 결과물에 습식 세정공정을 실시하여 산화막만을 선택적으로 리세스(recess)시킨다. 따라서, 산화막으로 이루어진 제1 산화막(117) 및 제2 산화막(119)의 일부가 리세스되어 제1 산화막(117)에 깊이 방향으로 움푹 들어간 틈('B' 부위 참조)이 발생한다.

이어서, 도 2d에 도시된 바와 같이, 제2 산화막(119)과 제1 산화막(117)이 리세스된 결과물 상부에 ALD(Atomic Layer Deposition;단원자층 증착) 질화막(120; 이하, 제3 질화막이라 함)을 증착한다. 이때, 제3 질화막(120)은 피복 특성이 좋아 리세스된 제1 산화막(117)의 틈('B' 부위 참조)에 잘 매립되는 ALD 질화막 또는 질화산화막으로 형성한다. 여기서, 제3 질화막(120)은 제1 하드 마스크(115)와 식각율이 동일하거나 낮은 물질로 하드 마스크로도 작용한다.

이어서, 도 2e에 도시된 바와 같이, 제3 질화막(120) 상에 랜딩 플러그 콘택 영역이 오픈된 구조의 포토레지스트 패턴(121)을 형성한 후 이를 식각 마스크로 하여 제3 질화막(120)을 식각함으로써, 랜딩 플러그 콘택 영역의 층간 절연막(119), 제2 질화막(118), 제3 질화막(120) 및 제1 질화막(116)의 상부표면을 노출시키면서 제1 하드 마스크(15)의 일부를 노출시킨다.

이어서, 도 2f에 도시된 바와 같이, 식각된 제3 질화막(120)을 식각 마스크로 하여 자기정렬콘택(이하, SAC라 함; self aligned contact) 식각공정을 실시함으로써 랜딩 플러그 콘택홀(121)을 형성한다. 이때, 자기정렬식각공정은 CxFy(x, y는 1 내지 10) 가스에 CH₂F₂, C₃HF₅ 및 CHF₃ 중 어느 하나의 폴리머 가스를 첨가하여 실시하고, 캐리어 가스로는 비활성가스를 사용하는데, 여기서 비활성 가스는 He, Ne, Ar 및 Xe 중 어느 하나를 사용할 수 있다.

결국, 리세스된 제1 산화막(117)의 틈('B' 부위 참조)에 매립된 제3 질화막(120)으로 인해 제3 질화막(120) 식각공정시 노출되는 부분이 모두 질화막으로 이루어져 식각율이 동일하다. 따라서, SAC 식각공정시 식각속도 또한 차이가 없어 게이트 전극(114) 상의 하드 마스크인 제1 하드 마스크(115)의 손실을 억제할 수 있다.

이어서, 도면에 도시되지는 않았으나, 랜딩 플러그 콘택홀(121)이 형성된 결과물 상에 폴리 실리콘막과 같은 도전막을 증착한 후 에치백 공정이나 CMP 평탄화공정으로 전면식각하여 도전막을 서로 분리시킴으로써 접합영역과 콘택하는 랜딩 플러그를 형성한다.

도 3은 본 발명의 바람직한 실시예에 따라 하드 마스크(115)를 구비하는 게이트 전극(114) 측벽의 스페이서 산화막(117)이 리세스되어 발생된 틈('B' 부위 참조)에 ALD 질화막(120)을 매립하는 공정을 나타낸 단면도이다.

즉, 본 발명의 바람직한 실시예에 따르면, 반도체 소자의 콘택 플러그 형성시 하드 마스크를 구비하는 도전층의 측벽에 하드 마스크와 식각율이 다른 물질로 형성된 스페이서를 리세스시킨 후 리세스된 스페이서에 하드 마스크와 식각율이 동일한 물질을 매립하여 SAC 식각공정을 실시함으로써, 하드 마스크의 손실을 억제할 수 있다. 따라서, 도전층과 콘택 플러그 간에 발생하는 단락(short)현상을 방지하여 반도체 소자의 전기적 특성을 개선시킬 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 의하면, 반도체 소자의 콘택 플러그 형성시 하드 마스크를 구비하는 도전층의 측벽에 하드 마스크와 식각율이 다른 물질로 형성된 스페이서를 리세스시킨 후 리세스된 스페이서에 하드 마스크와 식각율이 동일한 물질 또는 유동성 물질을 매립하여 식각공정을 실시함으로써, 하드 마스크의 손실을 억제할 수 있다.

따라서, 도전층과 콘택 플러그 간에 발생하는 단락(short)현상을 방지하여 반도체 소자의 전기적 특성을 개선시킬 수 있다.

Claims (9)

1. 하드 마스크를 구비한 도전층이 형성된 기판의 상부 단차를 따라 상기 하드 마스크와 동일한 식각율을 갖는 제1 절연막을 증착하는 단계;

   상기 제1 절연막의 상부 단차를 따라 상기 제1 절연막과 다른 식각율을 갖는 제2 절연막 및 상기 제1 절연막과 동일한 식각율을 갖는 제3 절연막을 순차적으로 증착하는 단계;

   상기 제3 절연막이 증착된 결과물 상에 상기 제2 절연막과 동일한 식각율을 갖는 층간 절연막을 증착한 후 상기 하드 마스크가 노출되도록 전면식각하는 단계;

   상기 제2 절연막과 상기 층간 절연막을 깊이 방향으로 일정부분 리세스시키는 단계;

   상기 제2 절연막과 층간 절연막이 리세스된 결과물 상에 상기 제1 절연막과 동일한 식각율 또는 낮은 식각율을 갖는 제4 절연막을 증착하는 단계;

   식각공정을 실시하여 상기 기판 표면이 노출되도록 콘택홀을 형성하는 단계; 및

   상기 콘택홀을 포함한 결과물 상에 도전층을 증착하여 상기 콘택홀을 매립하는 콘택 플러그를 형성하는 단계

   를 포함하는 반도체 소자의 콘택 플러그 형성방법.
2. 제 1 항에 있어서,

   상기 하드 마스크는 질화막인 반도체 소자의 콘택 플러그 형성방법.
3. 제 1 항에 있어서,

   상기 제1 절연막은 실리콘 질화막 또는 실리콘 산화질화막인 반도체 소자의 콘택 플러그 형성방법.
4. 제 1 항에 있어서,

   상기 제4 절연막은 ALD 방식으로 증착되는 질화막 또는 질화산화막인 반도체 소자의 콘택 플러그 형성방법.
5. 제 1 항에 있어서,

   상기 제2 절연막은 산화막인 반도체 소자의 콘택 플러그 형성방법.
6. 제 1 항에 있어서,

   상기 도전층은 게이트 전극, 비트라인 및 금속배선 중 어느 하나인 반도체 소자의 콘택 플러그 형성방법.
7. 제 1 항에 있어서,

   상기 식각공정은 CxFy(x, y는 1 내지 10) 가스에 CH₂F₂, C₃HF₅ 및 CHF₃ 중 어느 하나의 폴리머 가스를 첨가하여 실시하고, 캐리어 가스로는 비활성가스를 사용하는 반도체 소자의 콘택 플러그 형성방법.
8. 제 7 항에 있어서,

   상기 비활성 가스는 He, Ne, Ar 및 Xe 중 어느 하나를 사용하는 반도체 소자의 콘택 플러그 형성방법.
9. 제 1 항에 있어서,

   상기 제2 절연막과 상기 층간 절연막을 일정부분 리세스시키는 단계는 습식 세정공정을 실시하여 진행하는 반도체 소자의 콘택 플러그 형성방법.

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