KR20100025715A - 반도체 소자의 게이트 패턴 형성방법 - Google Patents

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Abstract

본 발명은 게이트 패턴의 저항을 낮춤과 아울러 반도체 소자의 신뢰성을 개선할 수 있는 반도체 소자의 게이트 패턴 형성방법에 관한 것이다.
본 발명에 따른 반도체 소자의 게이트 패턴 형성방법은 터널 절연막, 플로팅 게이트막, 및 유전체막이 형성된 반도체 기판이 제공되는 단계, 유전체막 상에 제1 금속 질화막을 형성하는 단계, 제1 금속 질화막 상에 하드 마스크 패턴을 형성하는 단계, 하드 마스크 패턴을 식각 마스크로 플로팅 게이트막, 유전체막 및 제1 금속 질화막을 식각하여 적층 패턴을 형성하는 단계, 적층 패턴 사이의 간격을 채우는 절연막을 형성하는 단계, 하드 마스크 패턴을 제거하여 제1 금속 질화막을 노출시키는 홈부를 형성하는 단계, 홈부의 내부면을 포함한 절연막의 표면에 제2 금속 질화막을 형성하는 단계, 및 홈부를 금속막으로 채워서 제2 금속 질화막, 제1 금속 질화막 및 금속막을 포함하는 콘트롤 게이트를 형성하는 단계를 포함한다.
저저항 배선, 금속막, 금속 질화막, 콘트롤 게이트

Description

반도체 소자의 게이트 패턴 형성방법{Manufacturing method of gate pattern for semiconductor device}
본 발명은 게이트 패턴의 저항을 낮춤과 아울러 반도체 소자의 신뢰성을 개선할 수 있는 반도체 소자의 게이트 패턴 형성방법에 관한 것이다.
최근 반도체 소자의 개발은 고집적화에 초점을 두어 진행되고 있다. 그 일환으로 고집적화가 유리하고 제조 단가가 저렴한 플래시 소자에 대한 개발이 활발히 진행되고 있다.
플래시 소자는 터널 절연막, 플로팅 게이트(Floating gate), 유전체막, 및 콘트롤 게이트(Control gate)가 적층된 게이트 패턴을 포함한다. 이 중 콘트롤 게이트는 폴리 실리콘으로 형성되었으나, 최근 반도체 소자가 고집적화되면서 콘트롤 게이트의 저항을 낮추기 위하여 콘트롤 게이트용 폴리 실리콘막 상에 금속막을 적층하는 방법이 제시된 바 있다. 이와 같이 금속막 도입시 게이트 패턴을 형성하는 과정에서 금속 오염물이 발생하여 반도체 소자의 신뢰성이 저하되는 문제가 발생한 다. 또한 콘트롤 게이트의 하부를 저항이 큰 폴리 실리콘막으로 형성함에 따라 반도체 소자의 특성이 불안정해지는 단점이 있다.
본 발명은 게이트 패턴의 저항을 낮춤과 아울러 반도체 소자의 신뢰성을 개선할 수 있는 반도체 소자의 게이트 패턴 형성방법을 제공한다.
본 발명에 따른 반도체 소자의 게이트 패턴 형성방법은 터널 절연막, 플로팅 게이트막, 및 유전체막이 형성된 반도체 기판이 제공되는 단계, 유전체막 상에 제1 금속 질화막을 형성하는 단계, 제1 금속 질화막 상에 하드 마스크 패턴을 형성하는 단계, 하드 마스크 패턴을 식각 마스크로 플로팅 게이트막, 유전체막 및 제1 금속 질화막을 식각하여 적층 패턴을 형성하는 단계, 적층 패턴 사이의 간격을 채우는 절연막을 형성하는 단계, 하드 마스크 패턴을 제거하여 제1 금속 질화막을 노출시키는 홈부를 형성하는 단계, 홈부의 내부면을 포함한 절연막의 표면에 제2 금속 질화막을 형성하는 단계, 및 홈부를 금속막으로 채워서 제2 금속 질화막, 제1 금속 질화막 및 금속막을 포함하는 콘트롤 게이트를 형성하는 단계를 포함한다.
적층 패턴 사이의 간격을 채우는 절연막을 형성하는 단계는 적층 패턴을 포함한 반도체 기판상에 절연막을 형성하는 단계, 및 하드 마스크 패턴 상부에 형성된 절연막을 제거함과 아울러 절연막의 상면을 평탄화시키는 공정을 실시하는 단계를 포함한다.
홈부를 금속막으로 채워서 제1 금속 질화막 및 금속막을 포함하는 콘트롤 게 이트를 형성하는 단계는 홈부를 매립하도록 홈부의 내부를 포함한 절연막 상에 금속막을 형성하는 단계, 및 절연막 상에 형성된 금속막을 제거하는 단계를 포함한다.
절연막 상에 형성된 금속막을 제거하는 단계 이후, 절연막 상에 형성된 제2 금속 질화막을 제거하는 단계를 더 포함한다.
금속막은 텅스텐 및 구리 중 적어도 어느 하나를 포함한다.
제1 금속 질화막 및 제2 금속 질화막은 TiN막 및 WN막 중 적어도 어느 하나를 포함한다.
본 발명은 콘트롤 게이트를 제1 금속 질화막 및 금속막을 이용하여 형성함으로써 종래 폴리 실리콘을 포함하는 경우보다 게이트 패턴의 저항을 낮출 수 있다.
또한 본 발명에서 금속막은 터널 절연막이 라인간 절연막에 의해 보호된 상태에서 형성되므로 터널 절연막이 오염되는 현상을 방지할 수 있다. 이에 따라 본 발명은 반도체 소자의 신뢰성을 개선할 수 있다.
본 발명은 금속막 도입시 발생하는 오염 문제를 단순한 방법으로 해결할 수 있어 반도체 소자의 제조 원가를 낮출 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한 다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 게이트 패턴 형성방법을 순차적으로 나타내는 단면도들이다.
도 1a를 참조하면, 터널 절연막(103) 및 플로팅 게이트막(105)이 형성된 반도체 기판(101) 상에 유전체막(107)을 형성한다. 도면에 도시되진 않았으나, 터널 절연막(103) 및 플로팅 게이트막(105)은 유전체막(107)을 형성하기 이전 공정에 반도체 기판(101)의 액티브 영역을 구획하는 소자 분리막(미도시)을 형성하는 공정에서 패터닝된 상태일 수 있다.
플로팅 게이트막(105)은 폴리 실리콘을 포함할 수 있다.
유전체막(107)은 제1 산화막(107a), 질화막(107b) 및 제2 산화막(107c)이 적층된 ONO(Oxide/Nitride/Oxide) 구조로 이루어질 수 있다.
도 1b를 참조하면, 유전체막(107) 상에 제1 금속 질화막(109) 및 하드 마스크막(111)을 형성한다.
제1 금속 질화막(109)은 후속 공정에서 형성될 콘트롤 게이트 패턴의 하부막으로서 폴리 실리콘에 비해 비저항이 낮은 물질이며, 스텝 커버리지(step coverage) 특성이 우수한 물질이다. 이에 따라 제1 금속 질화막(109)은 도면에 도시하진 않았으나 이전 공정에서 패터닝된 플로팅 게이트막(105) 및 터널 절연 막(103), 그리고 소자 분리막에 의해 반도체 기판(101) 상에 단차가 형성되더라도 균일한 두께로 형성될 수 있다. 이러한 제1 금속 질화막(109)은 텅스텐 질화막(WN) 및 티타늄 질화막(TiN) 중 적어도 어느 하나를 포함하며, 10nm 내지 50nm의 두께로 형성되는 것이 바람직하다. 또한 제1 금속 질화막(109)은 유전체막(107)과 금속막(111) 사이에서 유전체막(107)과 금속막(111)의 접착층(sticking layer 또는 wetting layer) 역할을 할 수 있으며, 후속 공정에서 형성되는 금속이 유전체막(107)으로 확산되는 현상을 방지하는 확산 방지막 역할도 할 수 있다.
하드 마스크막(111)은 후속 공정에서 포토리소그래피 공정을 통해 형성된 포토레지스트 패턴을 식각 마스크로 사용하여 패터닝됨으로써 게이트 패턴이 형성될 영역을 정의한다. 이러한 하드 마스크막(111)으로는 SiN, 아몰포스 카본(amorphous carbon), 폴리 실리콘막 중 적어도 어느 하나를 포함할 수 있다.
도 1c를 참조하면, 하드 마스크막을 패터닝하여 형성된 하드 마스크 패턴(111a)을 이용하여 그 하부의 제1 금속 질화막(109), 유전체막(107) 및 폴리 실리콘막(105)을 패터닝한다. 그 결과, 반도체 기판(101) 상에는 터널 절연막(103)을 사이에 두고 폴리 실리콘막(105), 유전체막(107), 제1 금속 질화막(109) 및 하드 마스크 패턴(111a)이 적층된 적층 패턴(112)이 형성된다.
도 1d를 참조하면, 적층 패턴(112)들 사이의 간격을 라인간 절연막(113)으로 채운다. 라인간 절연막(113)은 적층 패턴(112)들 사이의 간격을 매립할 수 있도록 형성된 후 화학적 기계적 연마(Chemical Mechanical Polishing)방법으로 일부 제거된다. 보다 상세히 하면, 화학적 기계적 연마(Chemical Mechanical Polishing : CMP) 방법을 실시함에 따라 하드 마스크 패턴(111a) 상부에 형성된 라인간 절연막(113)이 제거되어 하드 마스크 패턴(111a)이 노출됨과 동시에 라인간 절연막(113)의 상면이 평탄화된다. 여기서, 라인간 절연막(113)은 산화막을 포함한다.
도 1e를 참조하면, 노출된 하드 마스크 패턴이 식각 공정으로 제거되어 제1 금속 질화막(109)의 상면을 노출시키는 홈부(115)가 형성된다. 예를 들어 하드 마스크 패턴이 SiN막으로 형성된 경우, 인산을 포함하는 식각액을 이용하여 하드 마스크 패턴을 제거함으로써 제1 금속 질화막(109)의 상면을 노출시키는 홈부(115)가 형성된다.
도 1f를 참조하면, 라인간 절연막(113)의 표면을 포함한 홈부의 내부면에 제2 금속 질화막(117)을 형성한 후, 금속막(119)을 형성한다.
제2 금속 질화막(117)은 라인간 절연막(113)과 금속막(119) 사이에서 라인간 절연막(113)과 금속막(119)의 접착층(sticking layer 또는 wetting layer) 역할을 함과 아울러 라인간 절연막(113)으로 금속이 확산되는 것을 방지하는 확산 방지막 역할을 한다. 이러한 제2 금속 질화막(117)은 WN 및 TiN 중 적어도 어느 하나를 포함한다.
금속막(119)은 후속 공정에서 형성될 콘트롤 게이트 패턴의 상부막으로서, 제1 금속 질화막(109)과 함께 콘트롤 게이트 패턴의 저항을 낮추기 위해 형성되는 것이다. 이러한 금속막(119)은 텅스텐(W) 및 구리(Cu) 중 적어도 어느 하나를 포함한다.
도 1g를 참조하면, CMP 방법 또는 에치백(etch-back) 방법으로 라인간 절연 막(113) 상면에 형성된 금속막(119) 및 제2 금속 질화막(117)을 제거한다. 이로써, 금속막(119) 및 제2 금속 질화막(117)이 패턴별로 분리되고 플로팅 게이트막(105), 유전체막(107), 제1 금속 질화막(109), 제2 금속 질화막(117) 및 금속막(119)을 포함하는 게이트 패턴(121)이 형성된다. 게이트 패턴(121)의 형성 공정상 특징으로 인하여 게이트 패턴(121)의 제2 금속 질화막(117)은 "U"자형으로 형성되고, 게이트 패턴(121)의 금속막(119)은 "U"자형 금속막(119) 내부를 채우도록 형성된다. 게이트 패턴(121) 형성 후, 게이트 패턴(121)을 포함한 라인간 절연막(113) 상부에 층간 절연막(123)을 형성하는 등 후속 공정을 진행한다.
이와 같이 본 발명은 콘트롤 게이트를 제1 금속 질화막(109) 및 금속막(119)을 이용하여 형성함으로써 종래 폴리 실리콘을 포함하는 경우보다 게이트 패턴의 저항을 낮출 수 있다.
또한 본 발명에서 금속막(119)은 그 하부에 형성되는 막들(109, 107, 105, 103)이 라인간 절연막(101)에 의해 보호된 상태에서 형성되므로 금속막(119)을 패터닝하는 과정에서 그 하부에 형성되는 막들(109, 107, 105, 103)이 오염되는 현상을 방지할 수 있다. 특히, 플로팅 게이트에 저장된 전하의 손실(charge loss) 및 데이터 유지 특성(retention)과 연관된 터널 절연막(103)의 오염이 방지되므로 본 발명은 반도체 소자의 신뢰성을 개선할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 게이트 패턴 형성방법을 순차적으로 나타내는 단면도들.
<도면의 주요부분에 대한 부호의 설명>
101 : 게이트 패턴 103 : 터널 절연막
105 : 플로팅 게이트막 107 : 유전체막
109 : 제1 금속 질화막 111 : 하드 마스크막
111a : 하드 마스크 패턴 112 : 적층 패턴
113 : 라인간 절연막 117 : 제2 금속 질화막
119 : 금속막 123 : 층간 절연막

Claims (6)

  1. 터널 절연막, 플로팅 게이트막, 및 유전체막이 형성된 반도체 기판이 제공되는 단계;
    상기 유전체막 상에 제1 금속 질화막을 형성하는 단계;
    상기 제1 금속 질화막 상에 하드 마스크 패턴을 형성하는 단계;
    상기 하드 마스크 패턴을 식각 마스크로 상기 플로팅 게이트막, 상기 유전체막 및 상기 제1 금속 질화막을 식각하여 적층 패턴을 형성하는 단계;
    상기 적층 패턴 사이의 간격을 채우는 절연막을 형성하는 단계;
    상기 하드 마스크 패턴을 제거하여 상기 제1 금속 질화막을 노출시키는 홈부를 형성하는 단계;
    상기 홈부의 내부면을 포함한 상기 절연막의 표면에 제2 금속 질화막을 형성하는 단계; 및
    상기 홈부를 금속막으로 채워서 상기 제2 금속 질화막, 상기 제1 금속 질화막 및 상기 금속막을 포함하는 콘트롤 게이트를 형성하는 단계를 포함하는 반도체 소자의 게이트 패턴 형성방법.
  2. 제 1 항에 있어서,
    상기 적층 패턴 사이의 간격을 채우는 절연막을 형성하는 단계는
    상기 적층 패턴을 포함한 상기 반도체 기판상에 절연막을 형성하는 단계; 및
    상기 하드 마스크 패턴 상부에 형성된 상기 절연막을 제거함과 아울러 상기 절연막의 상면을 평탄화시키는 공정을 실시하는 단계를 포함하는 반도체 소자의 게이트 패턴 형성방법.
  3. 제 1 항에 있어서,
    상기 홈부를 금속막으로 채워서 상기 제1 금속 질화막 및 상기 금속막을 포함하는 콘트롤 게이트를 형성하는 단계는
    상기 홈부를 매립하도록 상기 홈부의 내부를 포함한 상기 절연막 상에 상기 금속막을 형성하는 단계; 및
    상기 절연막 상에 형성된 상기 금속막을 제거하는 단계를 포함하는 반도체 소자의 게이트 패턴 형성방법.
  4. 제 3 항에 있어서,
    상기 절연막 상에 형성된 상기 금속막을 제거하는 단계 이후, 상기 절연막 상에 형성된 상기 제2 금속 질화막을 제거하는 단계를 더 포함하는 반도체 소자의 게이트 패턴 형성방법.
  5. 제 1 항에 있어서,
    상기 금속막은 텅스텐 및 구리 중 적어도 어느 하나를 포함하는 반도체 소자의 게이트 패턴 형성방법.
  6. 제 1 항에 있어서,
    상기 제1 금속 질화막 및 상기 제2 금속 질화막은 TiN막 및 WN막 중 적어도 어느 하나를 포함하는 반도체 소자의 게이트 패턴 형성방법.
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KR (1) KR20100025715A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI642087B (zh) * 2015-02-17 2018-11-21 聯華電子股份有限公司 形成半導體元件的方法

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TWI642087B (zh) * 2015-02-17 2018-11-21 聯華電子股份有限公司 形成半導體元件的方法

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