KR20100074675A - 반도체 소자의 게이트 패턴 형성방법 - Google Patents

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Abstract

본 발명은 금속 실리사이드막 형성시 이용되는 금속이 게이트 패턴에 포함된 절연막을 손상시키는 현상을 방지할 수 있는 반도체 소자의 게이트 패턴 형성방법에 관한 것이다.
본 발명에 따른 반도체 소자의 게이트 패턴 형성방법은 반도체 기판상에 형성된 게이트 절연막의 상부에 폴리 실리콘막을 포함하는 적층 패턴을 형성하는 단계, 적층 패턴을 포함한 반도체 기판의 표면에 제1 스페이서막을 형성하는 단계, 제1 스페이서막의 상부에 제1 스페이서막보다 두꺼우며 식각 속도가 빠른 제2 스페이서막을 형성하는 단계, 제1 및 제2 스페이서막을 식각하여 적층 패턴의 양측벽에 스페이서를 형성하는 단계, 스페이서를 포함하는 반도체 기판의 상부에 층간 절연막을 형성하는 단계, 층간 절연막을 식각하고 스페이서의 높이를 낮추어 폴리 실리콘막의 상면 및 측면을 노출시키는 단계, 및 노출된 폴리 실리콘막을 금속막과 반응시켜 금속 실리사이드막을 형성하는 단계를 포함한다.
코발트 실리사이드, 스페이서, 게이트 절연막, 유전체막, 코발트 막

Description

반도체 소자의 게이트 패턴 형성방법{Manufacturing method of gate patterns for semiconductor device}
본 발명은 반도체 소자의 게이트 패턴 형성방법에 관한 것으로 특히, 금속 실리사이드막 형성시 이용되는 금속이 게이트 패턴에 포함된 절연막을 손상시키는 현상을 방지할 수 있는 반도체 소자의 게이트 패턴 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따라 게이트 패턴이 폭이 미세화되고 있다. 게이트 패턴의 폭이 미세화됨에 따라 게이트 패턴의 저항이 증가되고 있다. 이를 개선하기 위해 게이트 패턴에 저항이 낮은 금속 실리사이드막을 도입하여 게이트 패턴의 저항을 낮추는 방안이 제시되고 있다. 대표적으로 이용되는 금속 실리사이드막으로는 코발트 실리사이드막(CoSix)이 있다.
이하, 플래시 메모리 소자의 경우를 예로 들어 코발트 실리사이드막을 포함하는 게이트 패턴의 형성방법에 대해 설명한다.
먼저, 메모리 셀 영역(이하, "제1 영역"이라 함), 셀렉트 트랜지스터 영역 (이하, "제2 영역"이라 함) 및 주변 영역(이하, "제3 영역"이라 함)을 포함하는 반도체 기판상에 게이트 절연막을 형성하고, 게이트 절연막의 상부에 플로팅 게이트용 제1 도전막, 유전체막, 컨트롤 게이트용 제2 도전막이 적층된 적층 패턴을 형성한다. 여기서 제2 도전막은 후속 공정에서 금속과 반응하여 금속 실리사이드막을 형성할 수 있도록 폴리 실리콘막을 이용하여 형성한다. 한편, 적층 패턴은 제2 및 제3 영역에서보다 제1 영역에서 보다 조밀하게 형성된다.
적층 패턴 형성 후, 적층 패턴의 측벽을 보호하는 스페이서를 형성한다. 상대적으로 좁은 제1 영역의 적층 패턴 사이에서 이웃하는 스페이서들은 제2 및 제3 영역에 비해 좁은 간격으로 서로 격리되어 형성되거나, 적층 패턴 사이의 공간에서 연결되어 적층 패턴 사이의 공간을 매립하며 형성될 수 있다. 제1 영역의 적층 패턴 사이에서 서로 연결된 스페이서의 상부 표면에는 "V"자 형태의 홈이 형성된다.
스페이서 형성 후, 적층 패턴 사이의 공간을 매립하는 층간 절연막을 형성한다. 제1 영역의 적층 패턴 사이에서 이웃하는 스페이서들이 미세한 간격으로 격리된 경우, 층간 절연막은 미세한 간격을 매립하며 형성된다. 또는 제1 영영역의 적층 패턴 사이에서 이웃하는 스페이서들이 서로 연결된 경우, 층간 절연막은 "V"자 형태의 홈을 매립하며 형성된다. 다시 말해서 층간 절연막은 제2 및 제3 영역에서보다 제1 영역에서 적은 양으로 형성된다.
제1 층간 절연막 형성 후, 폴리 실리콘막인 제2 도전막이 노출될 수 있도록 제1 층간 절연막 및 스페이서를 일정 깊이로 식각한다. 이로써 제2 도전막의 상부 및 측면이 노출된다. 이 때, 제1 영역에 형성된 층간 절연막은 제2 및 제3 영역에 서보다 먼저 식각되어 제거되므로 제2 도전막을 노출시키기 위한 식각 공정이 진행되는 동안 제1 영역에 형성된 스페이서의 측면이 노출되어 제1 영역의 스페이서가 과도 식각될 수 있으며, 더욱 심하게는 제1 영역의 스페이서가 제거될 수 있다. 그 결과 제1 영역의 유전체막, 제1 도전막 및 게이트 절연막이 노출된다.
이어서 제2 도전막이 노출된 상태에서 제2 도전막 및 층간 절연막의 표면에 코발트막을 형성한다. 이 때, 층간 절연막을 식각하는 과정에서 노출된 유전체막, 제1 도전막 및 게이트 절연막의 표면에도 코발트막이 형성된다.
도 1은 종래 기술에 따라 게이트 패턴, 스페이서 및 층간 절연막을 형성하고 게이트 패턴의 제2 도전막을 노출시킨 후 코발트 막을 증착한 상태를 나타내는 도면이다. 도 1을 참조하면, 제2 도전막을 노출시키는 과정에서 제1 영역의 스페이서가 손실됨에 따라 코발트막(19)은 제2 도전막(17)의 표면 뿐 아니라 제1 영역에서 노출된 유전체막(15), 제1 도전막(13) 및 터널 절연막(11)의 표면에도 형성된다.
이 후 어닐링(annealing)을 실시하여 코발트막(19)으로부터 코발트를 폴리 실리콘으로 형성된 제2 도전막(17)에 확산시킴으로써 코발트 실리사이드막을 형성한다. 이 때, 코발트는 제1 영역에서 노출된 유전체막(17) 및 터널 절연막(11)에 확산되어 유전체막(17) 및 터널 절연막(11)을 손상시켜 신뢰성을 저하시킨다.
본 발명은 금속 실리사이드막 형성시 이용되는 금속이 게이트 패턴에 포함된 절연막을 손상시키는 현상을 방지할 수 있는 반도체 소자의 게이트 패턴 형성방법을 제공한다.
본 발명에 따른 반도체 소자의 게이트 패턴 형성방법은 반도체 기판상에 형성된 게이트 절연막의 상부에 폴리 실리콘막을 포함하는 적층 패턴을 형성하는 단계, 적층 패턴을 포함한 반도체 기판의 표면에 제1 스페이서막을 형성하는 단계, 제1 스페이서막의 상부에 제1 스페이서막보다 두꺼우며 식각 속도가 빠른 제2 스페이서막을 형성하는 단계, 제1 및 제2 스페이서막을 식각하여 적층 패턴의 양측벽에 스페이서를 형성하는 단계, 스페이서를 포함하는 반도체 기판의 상부에 층간 절연막을 형성하는 단계, 층간 절연막을 식각하고 스페이서의 높이를 낮추어 폴리 실리콘막의 상면 및 측면을 노출시키는 단계, 및 노출된 폴리 실리콘막을 금속막과 반응시켜 금속 실리사이드막을 형성하는 단계를 포함한다.
제1 스페이서막은 제2 스페이서막에 비해 막질이 치밀하다.
적층 패턴은 게이트 절연막 및 상기 폴리 실리콘막 사이에 적층된 플로팅 게이트용 도전막, 및 유전체막을 포함한다.
제1 스페이서막을 형성하는 단계는 산화막을 형성하는 단계, 및 산화막을 어 닐링 공정으로 치밀화하는 단계를 포함한다.
산화막을 형성하는 단계는 라디컬 산화 공정, DCS 가스를 이용한 산화 공정 및 LP-TEOS를 이용한 산화 공정 중 적어도 어느 하나로 실시한다.
제2 스페이서막을 형성하는 단계는 라디컬 산화 공정, DCS 가스를 이용한 산화 공정 및 LP-TEOS를 이용한 산화 공정 중 적어도 어느 하나로 실시한다.
폴리 실리콘막의 상면 및 측면을 노출시키는 단계에서 제1 스페이서막은 제2 스페이서막보다 높은 높이로 적층 패턴의 측벽에 잔여한다.
본 발명은 스페이서를 제1 스페이서막 및 제2 스페이서막의 이중구조로 형성하고 제1 스페이서막을 제2 스페이서막에 비해 얇고 식각 속도가 느리도록 형성함으로써 스페이서의 높이를 낮추는 과정에서 유전체막 및 게이트 절연막이 노출되는 것을 방지할 수 있다.
이에 따라 본 발명에서는 스페이서의 높이를 안정적으로 낮출 수 있으므로 폴리 실리콘막과 금속막의 접촉면적을 넓혀서 높은 두께의 금속 실리사이드막을 안정적으로 형성하여 게이트 패턴의 저항을 개선할 수 있다.
또한 본 발명에서는 유전체막 및 게이트 절연막이 노출되는 것이 방지되므로 유전체막 및 게이트 절연막이 금속막과 접촉되지 않으므로 유전체막 및 게이트 절연막이 금속을 통해 오염되는 것을 방지할 수 있다. 그 결과 본 발명은 프로그램 문턱 전압 특성등을 개선하여 반도체 소자의 신뢰성을 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 게이트 패턴 형성방법을 설명하기 위한 단면도들이다. 이하에서는 플래시 소자의 워드 라인이 형성되는 영역인 메모리 셀 영역을 도시하여 본 발명에 따른 반도체 소자의 게이트 패턴 형성방법을 설명한다.
도 2a를 참조하면, 웰(well; 미도시)이 형성되고 문턱전압 조절용 이온주입 공정이 실시된 반도체 기판(101)의 상부에 게이트 절연막(103)을 형성하고, 게이트 절연막(103)의 상부에 플로팅 게이트용 제1 도전막(105), 유전체막(107) 및 콘트롤 게이트용 제2 도전막(109)이 적층된 적층 패턴을 형성한다.
한편, 도면의 단면에는 도시되지 않았지만, 반도체 기판(101)에는 소자 분리 구조(미도시)가 형성된다. 예를 들어 소자 분리 구조는 반도체 기판(101)의 상부에 게이트 절연막(103) 및 제1 도전막(105)을 형성한 후에 트렌치(trench)를 형성하고, 트렌치(trench)의 내부에 산화막을 채워 형성할 수 있다.
적층 패턴은 반도체 기판(101)의 상부에 게이트 절연막(103), 제1 도전 막(105), 유전체막(107), 제2 도전막(109), 및 게이트 하드 마스크 패턴(미도시)을 적층한 후 게이트 하드 마스크 패턴을 이용한 식각 공정으로 제2 도전막(109), 유전체막(107), 제1 도전막(105)을 패터닝함으로써 형성한다. 여기서, 게이트 절연막(103)은 산화막을 이용하여 형성할 수 있다. 제1 도전막(105)은 폴리실리콘막으로 형성할 수 있다. 예를 들면, 도프트(doped) 폴리실리콘막으로 형성할 수 있으며, 또는 도프트 폴리실리콘막과 언도프트(undoped) 폴리실리콘막을 적층하여 형성할 수도 있다. 유전체막(107)은 산화막, 질화막 및 산화막을 적층하여 형성할 수 있다. 도면에 도시하진 않았으나, 셀렉트 라인(select line)이 형성되는 셀렉트 트랜지스터 영역과 구동 트랜지스터가 형성되는 주변회로 영역 상에 형성된 유전체막(107)에는 제1 도전막(105)과 제2 도전막(109)을 전기적으로 연결시는 콘택홀이 형성된다. 제2 도전막(109)은 폴리실리콘막으로 형성할 수 있다. 예를 들면, 도프트(doped) 폴리실리콘막으로 형성할 수 있으며, 또는 도프트 폴리실리콘막과 언도프트(undoped) 폴리실리콘막을 적층하여 형성할 수도 있다.
적층 패턴 형성 후, 적층 패턴들 사이의 반도체 기판(101)에 이온을 주입하여 접합영역(junction; 101a)을 형성한다.
접합 영역(101a) 형성 후, 게이트 하드 마스크 패턴을 제거할 수 있다. 이와는 달리 게이트 하드 마스크 패턴은 제2 도전막(109)을 노출시키기 위한 식각 공정을 실시하기 전 실시되는 층간 절연막의 평탄화 공정시 제거될 수 있다.
접합 영역(101a) 형성 후, 접합 영역(101a) 및 적층 패턴을 포함하는 반도체 기판의 표면에 제1 스페이서막(111a)을 형성한다. 제1 스페이서막(111a)은 후속에 서 형성될 제2 스페이서막(111b)보다 얇게 형성되고 치밀하게 형성되는 것이 바람직하다. 이는 후속 공정에서 제2 도전막(109)을 노출시키는 공정을 쉽게 하기 위해서이다. 이에 대한 상세한 설명은 도 2d에서 후술하기로 한다. 이러한 제1 스페이서막(111a)은 산화막 형성 공정 후 어닐링 공정을 실시함으로써 형성된다. 산화막 형성 공정은 DCS(Dichlorosilane) 가스를 이용한 산화막 형성 공정, LP-TEOS(Low-Pressure tetra Ethyl Ortho Silicate)를 이용한 산화막 형성 공정 및 라디컬(radical) 산화 공정 중 적어도 어느 하나로 실시한다. 라디컬 산화는 습식 산화 및 건식 산화에 비해 침투깊이가 얇으면서 산화력이 우수하기 때문에 라디컬 산화를 이용하는 경우에는 유전체막(107)을 산화시키지 않으면서 치밀한 막질의 제1 스페이서막(111a)을 형성할 수 있다. 이러한 라디컬 산화를 실시하는 경우, 적층 패턴을 형성하기 위한 식각 공정 진행시 적층 패턴의 측벽에 발생한 결함들이 라디컬 산화에 의해 제거될 수 있으므로 별도의 측벽 산화 공정을 실시하지 않아도 되는 장점이 있다. 이러한 라디컬 산화는 배치타입(Batch type) 또는 싱글타입(single type)으로 실시될 수 있다.
산화막 형성 공정 후 실시되는 어닐링 공정은 산화막의 막질을 치밀화하기 위해 실시되는 것이다. 이러한 산화막 형성 공정 및 어닐링 공정으로 형성된 제1 스페이서막(111a)은 후속 공정에서 형성되는 제2 스페이서막(111b)에 비해 막질이 더 치밀하다.
어닐링 공정 후, 제1 스페이서막(111a)의 상부에 제2 스페이서막(111b)을 형성한다. 제2 스페이서막(111b)은 제1 스페이서막(111a)에 비해 두꺼운 두께로 형 성되며 보다 바람직하게는 메모리 셀 영역에 형성된 적층 패턴들 사이의 공간을 채우도록 형성된다. 또한 제2 스페이서막(111b)은 제1 스페이서막(111a)에 비해 치밀하지 못한 막질로 형성된다. 이러한 제2 스페이서막(111b)은 제1 스페이서막(111a)과 동일한 산화막 형성 공정을 통해 형성된다. 즉, 제2 스페이서막 (111b)은 라디컬 산화 공정, DCS가스를 이용한 산화막 형성 공정 또는 LP-TEOS를 이용한 산화막 형성 공정 중 적어도 어느 하나를 실시함으로써 형성될 수 있다. 단, 제2 스페이서막(111b)의 형성 공정은 어닐링 공정을 포함하지 않으므로 제2 스페이서막(111b)은 제1 스페이서막(111a)에 비해 치밀하지 못한 막질로 형성된다.
도 2b를 참조하면, 에치-백 등의 공정으로 제1 및 제2 스페이서막(111a, 111b)을 식각하여 적층 패턴의 측벽에 스페이서(113)를 형성한다. 이와 같이 스페이서(113)는 제1 및 제2 스페이서막(111a, 111b)의 이중 구조로 형성된다. 또한 스페이서(113)에 포함된 제2 스페이서막(111b)은 메모리 셀 영역에 형성된 적층 패턴들 사이의 공간을 매립하도록 두껍게 형성되었으므로 에치-백 공정 후에도 메모리 셀 영역에 형성된 적층 패턴들 사이의 공간에서 연결된 상태로 잔여할 수 있다. 이에 따라 메모리 셀 영역에서 제2 스페이서막(111a) 하부의 제1 스페이서막(111a)은 스페이서(113) 형성을 위한 에치-백 공정시 노출되지 않으므로 잔여할 수 있다. 그 결과 적층 패턴을 포함하는 반도체 기판(101)의 표면에 형성된 제1 스페이서막(111a)은 "U"자 형태로 잔여한다. 또한 제1 스페이서막(111a)은 제2 스페이서막(111b)에 비해 치밀한 막질을 가지므로 제2 스페이서막(111b)보다 느리게 식각된다. 이로써 적층 패턴 사이에 형성된 스페이서(113)의 연결 부분에 "V"자 형 홈(112)이 발생할 수 있다. 홈(112)은 적층 패턴에 의해 반도체 기판(101)의 상부에 정의되는 단차로 인하여 제2 스페이서막(111b)의 증착시 제2 스페이서막(111b)의 표면에 발생하여 에치-백 후에도 높이만 낮아진 채 그대로 유지된 것일 수 있다.
도면에 도시하진 않았으나 셀렉트 트랜지스터 영역 및 주변 영역의 적층 패턴 사이에 형성된 스페이서(113)는 서로 격리되어 형성되며, 스페이서(113) 사이의 반도체 기판(101)은 노출될 수 있다. 이 경우, 제1 스페이서막(111a)은 "L"자 형태로 잔여한다.
도 2c를 참조하면, 스페이서(113) 형성 후, 스페이서(113) 및 적층 패턴을 포함한 반도체 기판의 상부에 층간 절연막(115)을 형성한다. 층간 절연막(115)은 산화막으로 형성할 수 있다.
도 2d를 참조하면, 층간 절연막(115)을 식각하여 스페이서(113)를 노출시키고 노출된 스페이서(113)의 상부를 일정두께로 식각하여 제2 도전막(109)을 노출시킨다.
층간 절연막(115)을 식각하여 스페이서(113)을 노출시키는 공정은 화학적 기계적 연마(Chemical Mechanical Polishing : CMP) 등의 평탄화 공정을 통해 실시될 수 있다.
스페이서(113)를 일정 두께로 식각하는 공정은 에치-백 등의 공정으로 실시될 수 있다. 이 때, 막질이 치밀한 제1 스페이서막(111a)보다 막질이 치밀하지 못한 제2 스페이서막(111b)이 더 빠르게 식각되어 홈부(112)가 여전히 잔여할 수 있 다. 그러나, 도 2a에서 상술한 바와 같이 제2 스페이서막(111b)이 충분히 두껍게 형성되었으므로 홈부(112)를 통해 메모리 셀 영역의 적층 패턴들 사이에 형성된 제2 스페이서막(111b)이 제거되는 문제를 개선할 수 있다. 또한 제2 스페이서막(111b)이 손상될지라도 제2 스페이서막(111b)에 비해 막질이 치밀하여 식각 속도가 느린 제1 스페이서막(111a)이 게이트 절연막(103) 및 유전체막(107)이 노출되지는 것을 방지한다. 또한 제1 스페이서막(111a)은 제2 스페이서막(111b)에 비해 얇게 형성되었으므로 제1 스페이서막(111a)의 식각 속도가 느리더라도 제2 도전막(109)의 측벽을 노출되는 시간이 길어지는 것을 방지할 수 있다. 이와 같이 본 발명은 제1 스페이서막(111a)의 치밀도와 제2 스페이서막(111b)의 두께를 통해 유전체막(107) 및 게이트 절연막(103)이 노출되는 것을 방지할 수 있다. 또한 제1 스페이서막(111a)의 두께를 제2 스페이서막(111b)보다 얇게 조절하여 제2 도전막(109)의 측벽을 노출시키는 공정 시간을 제어할 수 있다. 제1 스페이서막(111a)의 두께 조절로 공정 시간이 제어되면, 에치-백이 과도하게 실시되어 적층 패턴 사이의 반도체 기판(101)의 상부에 형성된 제1 스페이서막(111a) 및 제2 스페이서막(111b)이 제거되는 것을 방지할 수 있다. 이로써 막질이 치밀한 제1 스페이서막(111a)의 도입으로 적층 패턴 사이의 반도체 기판(101) 상에 형성된 게이트 절연막(103)이 노출되는 현상을 방지할 수 있다.
이 후, 노출된 제2 도전막(109)의 측벽 및 상면과 높이가 낮아진 스페이서(113)의 표면에 금속막(117)을 형성한다. 금속막(117)의 상부에는 후속 어닐 공정에서 금속막(117)이 산화되는 것을 방지하기 위한 산화 방지막(미도시)이 더 형 성될 수 있다. 이 때, 금속막(117)은 제2 도전막(109)의 상면 뿐 아니라 측벽과도 접촉될 수 있어서 후속 어닐링 공정을 금속 실리사이드막을 형성하는 과정에서 금속이 확산될 수 있는 표면적이 증가하므로 높은 높이의 금속 실리사이드막을 형성할 수 있다. 이로써 게이트 패턴의 저항을 더욱 낮출 수 있다.
금속막(117)은 코발트(Co)를 이용하여 형성할 수 있으며, 산화 방지막은 티타늄(Ti) 및 티타늄 질화막(TiN)을 적층하여 형성할 수 있다.
도 2e를 참조하면, 금속막과 제2 도전막(109)이 반응하여 제2 도전막(109)의 상부가 금속 실리사이드막(119)이 될 수 있도록 어닐링 공정을 실시한다. 금속 실리사이드막(119)은 금속막을 구성하는 코발트가 제2 도전막(109)을 구성하는 폴리 실리콘으로 확산되면서 제2 도전막(109)의 상부를 코발트 실리사이드(CoSix)화시킴으로써 형성된다.
상술한 금속 실리사이드막(119)은 제2 도전막(109)을 모두 소모시키지 않고 일부만 소모시켜 형성될 수 있다. 이에 따라 소모되지 않은 제2 도전막(109)은 금속 실리사이드막(119) 하부에 남는다.
한편, 금속 실리사이드막(119)을 형성하기 위한 어닐링 공정은 제1 어닐링 공정 및 제2 어닐링 공정으로 구분되어 실시될 수 있다. 제1 어닐링 공정은 후속 제2 어닐링 공정에서보다 낮은 온도로 실시되며, CoSi상의 금속 실리사이드막(119)을 형성시키는 공정이다. 제2 어닐링 공정은 CoSi상보다 안정된 CoSi2상의 금속 실리사이드막(119)을 형성시키기 위한 공정으로서 제1 어닐링 공정에서보다 높은 온 도에서 실시된다.
금속 실리사이드막(119) 형성 공정 후, 반응하지 않고 잔여하는 금속막 및 산화 방지막을 제거한다. 이로써, 게이트 절연막(103)의 상부에는 제1 도전막(103), 유전체막(107) 및 금속 실리사이드막(119)이 적층된 구조의 게이트 패턴이 형성된다. 제2 도전막(109)이 모두 반응하지 않고 잔여하는 경우 게이트 패턴은 제1 도전막(103), 유전체막(107), 제2 도전막(109) 및 금속 실리사이드막(119)이 적층된 구조로 형성된다.
도 3은 금속막 형성 공정 후 반도체 기판의 상부에 형성된 적층 구조물 나타내는 사진이다. 도 3을 참조하면, 본 발명은 도 2d에서 상술한 바와 같이 제1 및 제2 스페이서막(111a, 111b)을 포함하는 이중 구조의 스페이서(113)를 구비하므로 메모리 셀 영역에서 스페이서(113)가 유실되는 것을 방지할 수 있다. 따라서 본 발명에서의 스페이서(113)는 절연막의 노출을 방지하여 금속막(117)이 절연막을 오염시키는 현상을 개선할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따라 게이트 패턴의 제2 도전막을 노출시킨 후 코발트 막을 증착한 상태를 나타내는 도면.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 게이트 패턴 형성방법을 설명하기 위한 단면도들.
도 3은 금속막 형성 공정 후 반도체 기판의 상부에 형성된 적층 구조물 나타내는 사진.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 103 : 게이트 절연막
105 : 제1 도전막 107 : 유전체막
109 : 제2 도전막 111a : 제1 스페이서막
111b : 제2 스페이서막 113 : 스페이서
115 : 층간 절연막 117 : 금속막
119 : 금속 실리사이드막

Claims (7)

  1. 반도체 기판상에 형성된 게이트 절연막의 상부에 폴리 실리콘막을 포함하는 적층 패턴을 형성하는 단계;
    상기 적층 패턴을 포함한 상기 반도체 기판의 표면에 제1 스페이서막을 형성하는 단계;
    상기 제1 스페이서막의 상부에 상기 제1 스페이서막보다 두꺼우며 식각 속도가 빠른 제2 스페이서막을 형성하는 단계;
    상기 제1 및 제2 스페이서막을 식각하여 상기 적층 패턴의 양측벽에 스페이서를 형성하는 단계;
    상기 스페이서를 포함하는 상기 반도체 기판의 상부에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 식각하고 상기 스페이서의 높이를 낮추어 상기 폴리 실리콘막의 상면 및 측면을 노출시키는 단계; 및
    노출된 상기 폴리 실리콘막을 금속막과 반응시켜 금속 실리사이드막을 형성하는 단계를 포함하는 반도체 소자의 게이트 패턴 형성방법.
  2. 제 1 항에 있어서,
    상기 제1 스페이서막은 상기 제2 스페이서막에 비해 막질이 치밀하게 형성되는 반도체 소자의 게이트 패턴 형성방법.
  3. 제 1 항에 있어서,
    상기 적층 패턴은 게이트 절연막 및 상기 폴리 실리콘막 사이에 적층된 플로팅 게이트용 도전막, 및 유전체막을 포함하는 반도체 소자의 게이트 패턴 형성방법.
  4. 제 1 항에 있어서,
    상기 제1 스페이서막을 형성하는 단계는
    상기 산화막을 형성하는 단계; 및
    상기 산화막을 어닐링 공정으로 치밀화하는 단계를 포함하는 반도체 소자의 게이트 패턴 형성방법.
  5. 제 4 항에 있어서,
    상기 산화막을 형성하는 단계는 라디컬 산화 공정, DCS 가스를 이용한 산화 공정 및 LP-TEOS를 이용한 산화 공정 중 적어도 어느 하나로 실시하는 반도체 소자의 게이트 패턴 형성방법.
  6. 제 1 항에 있어서,
    상기 제2 스페이서막을 형성하는 단계는 라디컬 산화 공정, DCS 가스를 이용한 산화 공정 및 LP-TEOS를 이용한 산화 공정 중 적어도 어느 하나로 실시하는 반 도체 소자의 게이트 패턴 형성방법.
  7. 제 1 항에 있어서,
    상기 폴리 실리콘막의 상면 및 측면을 노출시키는 단계에서 상기 제1 스페이서막은 상기 제2 스페이서막보다 높은 높이로 상기 적층 패턴의 측벽에 잔여하는 반도체 소자의 게이트 패턴 형성방법.
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CN111785733A (zh) * 2020-07-03 2020-10-16 长江存储科技有限责任公司 3d nand存储器的形成方法

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