KR20100135460A - 반도체 소자의 콘택 구조 형성방법 - Google Patents

반도체 소자의 콘택 구조 형성방법 Download PDF

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Abstract

본 발명은 콘택홀을 형성하는 과정에서 캡핑막으로 인한 과도한 폴리머의 형성을 방지하여 콘택홀을 안정적으로 형성할 수 있는 반도체 소자의 콘택 구조 형성방법에 관한 것이다.
본 발명은 캡핑막을 산화시킨 후 산화된 캡핑막을 식각하여 콘택홀을 형성함으로써 캡핑막을 식각하는 과정에서 과도하게 폴리머가 형성되는 것을 방지할 수 있다.
그 결과, 본 발명은 캡핑막을 도입하더라도 콘택홀 하부의 면적을 확보하여 콘택 구조의 저항을 개선할 수 있으며, 콘택홀을 통해 접합 영역이 개구되지 않아 구동 불량이 유발되는 문제를 개선할 수 있다.
콘택홀, 캡핑막, 코발트 실리사이드, 폴리머

Description

반도체 소자의 콘택 구조 형성방법{Manufacturing method of contact structure in semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 반도체 소자의 콘택 구조 형성방법에 관한 것이다.
반도체 소자를 구성하는 패턴들은 적어도 하나의 절연막을 사이에 두고 전기적으로 절연되도록 형성된다. 이 때, 절연막을 사이에 두고 분리된 패턴들 중 전기적인 연결이 필요한 패턴들은 절연막에 콘택 구조를 형성함으로써 전기적으로 연결될 수 있다.
콘택 구조는 절연막을 식각하여 절연막 하부의 패턴을 노출시키는 콘택홀과 콘택홀 내부를 매립하는 콘택 플러그를 포함한다. 이와 같은 콘택 구조를 포함하는 절연막의 상부에는 콘택 플러그에 연결되는 다른 패턴이 형성된다. 그 결과 콘택 플러그를 통해 절연막 하부의 패턴과 절연막 상부의 패턴이 전기적으로 연결된다.
한편 콘택 구조에 포함된 콘택홀을 형성하기 위해서는 절연막을 식각하여야 한다. 따라서, 콘택홀을 안정적으로 형성하기 위해서는 식각 마진이 충분히 확보될 수 있어야 한다. 그러나, 반도체 소자가 고집적화되면서 콘택홀을 안정적으로 형성하기가 어려워지고 있다. 특히, 낸드 플래시 메모리 소자의 경우, 접합 영역을 노출시키기 위한 콘택홀을 형성하기가 어려워지고 있다.
낸드 플래시 메모리 소자의 메모리 셀 어레이는 매트릭스 형태로 배열된 다수의 스트링(string) 구조를 포함한다. 각각의 스트링 구조의 양단에는 셀렉트 트랜지스터가 형성되며, 셀렉트 트랜지스터들 사이에는 다수의 메모리 셀들이 직렬로 연결된다. 이러한 스트링 구조를 구성하는 셀렉트 트랜지스터와 메모리 셀의 게이트들은 반도체 기판의 상부에 게이트 절연막을 사이에 두고 형성되며, 플로팅 게이트, 유전체막 및 컨트롤 게이트가 적층된 구조로 형성된다. 여기서, 컨트롤 게이트는 반도체 소자의 고집적화에 따라 컨트롤 게이트의 저항이 증가되는 것을 개선하기 위하여 폴리 실리콘의 상부에 폴리 실리콘보다 저항이 낮은 물질을 적층하는 구조로 형성되고 있다. 이 때, 폴리 실리콘 상부에 적층되는 물질로는 텅스텐(W)과 같은 금속막이 도입되다가, 최근 금속막 대신 금속막보다 저항이 낮은 코발트 실리사이드(CoSi2)와 같은 금속 실리사이드막으로 대체하는 방안이 도입되었다.
한편, 게이트들 사이의 반도체 기판에는 불순물 이온이 주입된 접합 영역이 형성된다.
상술한 바와 같이 접합 영역 및 게이트들을 포함하는 하부 구조는 다층 구조의 절연막들로 덮여 절연막 상부의 도전 패턴과 전기적으로 격리된다. 이 때, 게 이트가 금속 실리사이드막을 포함하는 경우, 금속 실리사이드막에 포함된 금속 이온이 절연막을 통해 도전 패턴으로 확산될 수 있다. 이를 방지하기 위해서는 특정 절연막들의 경계에 절연막과 다른 물질로 이루어진 캡핑막을 더 형성해야 한다. 일반적으로 절연막은 산화막을 이용하여 형성하고 캡핑막을 질화막을 이용하여 형성한다. 이러한 적층 구조에서 접합 영역과 절연막 상부의 도전 패턴을 전기적으로 연결하기 위한 콘택 구조를 형성하기 위해서는 접합 영역이 노출될 수 있도록 접합 영역 상부의 캡핑막 및 절연막을 식각해야 한다.
캡핑막 및 절연막의 식각을 절연막을 동일한 식각 물질을 이용하여 식각하는 경우, 질화막으로 형성된 캡핑막에 폴리머가 과도하게 형성되어 콘택홀 하부의 면적이 감소한다. 콘택홀 하부의 면적이 감소하면, 콘택 구조의 저항이 증가하게 되고, 심한 경우 콘택홀을 통해 접합 영역이 개구되지 않아서 반도체 소자의 소거 동작 등이 올바르게 이루어지지 않는 등의 구동 불량이 발생한다.
반면, 캡핑막을 절연막의 식각 물질과 다른 식각 물질을 이용하여 식각하게 되면, 캡핑막이 식각된 부분에서만 콘택홀의 폭이 넓게 형성될 수 있다. 그 결과 캡핑막과 동일선상의 콘택홀의 폭보다 콘택홀 상부의 폭이 좁게 형성되는 보잉(bowing) 구조가 발생한다. 보잉 구조는 후속 공정에서 콘택홀 내부에 도전막을 채우는 과정에서 콘택홀이 채워지기 전에 콘택홀의 입구를 매립하는 현상을 유발하므로 문제가 된다.
본 발명은 콘택홀을 형성하는 과정에서 캡핑막으로 인한 폴리머의 형성을 방지하여 콘택 구조를 안정적으로 형성할 수 있는 반도체 소자의 콘택 구조 형성방법을 제공한다.
본 발명에 따른 반도체 소자의 콘택 구조 형성방법은 접합 영역을 포함하는 반도체 기판의 상부에 식각 정지막을 형성하는 단계, 식각 정지막의 상부에 제1 절연막을 형성하는 단계, 제1 절연막의 상부에 제2 절연막, 캡핑막 및 제3 절연막을 형성하는 단계, 제3 절연막을 식각하여 캡핑막을 노출시키는 제1 콘택홀을 형성하는 단계, 제1 콘택홀을 통해 캡핑막을 산화시켜서 산화된 캡핑막을 형성하는 단계, 산화된 캡핑막 및 제2 및 제1 절연막을 식각하여 제1 콘택홀에 연결되며 식각 정지막을 노출시키는 제2 콘택홀을 형성하는 단계, 및 식각 정지막을 식각하여 제2 콘택홀에 연결되며 접합 영역을 노출시키는 제3 콘택홀을 형성하는 단계를 포함한다.
제1 내지 제3 절연막은 산화막을 이용하여 형성한다.
식각 정지막 및 캡핑막은 질화막을 이용하여 형성한다.
캡핑막을 산화시키는 단계는 플라즈마 산화를 이용하여 실시한다.
플라즈마 산화는 400℃ 내지 700℃의 온도와 0.05Torr 내지 5Torr의 압력 조건에서 1000sccm 내지 3000sccm의 아르곤(Ar)가스, 50sccm 내지 200sccm의 수 소(H2)가스 및 50sccm 내지 500sccm의 산소(O2)가스를 혼합하여 실시한다.
캡핑막을 산화시키는 단계는 라디칼 산화를 이용하여 실시한다.
라디칼 산화는 500℃ 내지 900℃의 온도와 0.2Torr 내지 0.7Torr의 압력 조건에서 3sccm 내지 6sccm의 수소(H2)가스 및 0.3sccm 내지 0.6sccm의 산소(O2)가스를 혼합하여 실시한다.
제1 및 제2 콘택홀을 형성하는 단계는 CHF3, CxFy, Ar, 및 O2가 혼합된 가스를 이용하여 실시한다.
제3 콘택홀을 형성하는 단계는 O2, CF4, CH2F2, 및 CHF3의 혼합 가스를 이용하여 실시한다.
식각 정지막을 형성하는 단계 이전, 반도체 기판의 상부에 게이트 절연막을 사이에 두고 폴리 실리콘막을 포함하는 적층 구조로 이루어진 적층 패턴들을 형성하는 단계, 및 적층 패턴들 사이의 반도체 기판에 불순물 이온을 주입하여 접합 영역을 형성하는 단계를 실시한다.
제1 절연막을 형성하는 단계 이 후, 제2 절연막을 형성하는 단계 이전에 폴리 실리콘막을 노출시키는 단계, 폴리 실리콘막의 상부에 금속막을 형성하는 단계, 및 폴리 실리콘막과 금속막을 반응시켜 폴리 실리콘막의 상부에 금속 실리사이드막을 형성한 후 잔여하는 금속막을 제거하는 단계를 실시한다.
본 발명은 콘택홀을 형성하는 과정에서 캡핑막을 산화시킨 후 산화된 캡핑막을 다른 절연막과 함께 식각함으로써 폴리머가 과도하게 형성되는 것을 방지할 수 있다.
그 결과, 본 발명은 캡핑막을 도입하더라도 콘택홀 하부의 면적을 확보하여 콘택 구조의 저항을 개선할 수 있으며, 콘택홀을 통해 접합 영역이 개구되지 않아 구동 불량이 유발되는 문제를 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 콘택 구조 형성방법을 설명하기 위한 단면도들이다. 이하, 도 1a 내지 도 1h에서는 낸드 플래시 메모리 소자의 메모리 셀 어레이 중 셀렉트 라인이 형성되는 영역을 위주로 설명한다.
도 1a를 참조하면, 게이트 절연막(103)을 사이에 두고 반도체 기판(101)의 상부에 다수의 적층 패턴을 형성한다. 적층 패턴은 플로팅 게이트막(105), 유전체막(107), 폴리 실리콘막(111), 게이트 하드 마스크 패턴(115)의 적층 구조로 이루어진다.
이하, 적층 패턴의 형성방법의 일례에 대해 보다 구체적으로 설명한다.
먼저, 웰(well; 미도시)이 형성되고 문턱전압 조절용 이온주입 공정이 실시된 반도체 기판(101)의 상부에 게이트 절연막(103)을 형성한다. 게이트 절연막(103)은 산화막으로 형성되며, 산화 공정을 통해 형성될 수 있다. 산화 공정을 통해 형성된 게이트 절연막(103)은 실리콘 산화막(SiO2)으로 형성될 수 있다.
이 후, 게이트 절연막(103)의 상부에 플로팅 게이트막(105)을 형성한다. 플로팅 게이트막(105)은 폴리 실리콘을 이용하여 형성할 수 있다. 이러한 플로팅 게이트막(105) 및 게이트 절연막(103)은 식각되어 반도체 기판(101)의 소자 분리 영역(미도시)이 노출된다. 이 후, 노출된 소자 분리 영역을 식각하여 반도체 기판(101)에 트렌치(미도시)를 형성한다. 트렌치 내부에는 스트링 구조들 사이를 격리시키는 소자 분리막(미도시)이 형성된다. 소자 분리막의 형성으로 인하여 반도체 기판(101)의 활성 영역이 정의된다. 도면에 도시된 영역은 반도체 기판(101)의 활성 영역이다. 플로팅 게이트막(105) 및 게이트 절연막(103)의 식각과 반도체 기판(101)의 식각은 플로팅 게이트막(105)의 상부에 소자 분리 하드 마스크 패턴(미도시)을 형성한 후, 소자 분리 하드 마스크 패턴을 식각 베리어로 이용하여 실시될 수 있다. 소자 분리 하드 마스크 패턴은 소자 분리막 형성 후 제거된다.
이 후, 플로팅 게이트막(105)을 포함하는 반도체 기판(101)의 표면에 유전체막(107)을 형성한다. 이 때, 셀렉트 라인이 형성될 영역의 유전체막(107)에는 플로팅 게이트막(105)을 노출시키는 게이트 콘택홀(109)이 형성된다. 이러한 게이트 콘 택홀(109)을 통해 플로팅 게이트막(105) 및 폴리 실리콘막(111)이 전기적으로 연결될 수 있다.
한편, 유전체막(107)은 산화막/질화막/산화막이 적층된 ONO구조로 형성되거나, 컨트롤 게이트 전극에 인가된 전압 대비 플로팅 게이트에 유기되는 전압의 비인 커플링 비를 개선하고, 셀 간 간섭 효과를 개선하기 위해 유전상수가 큰 Al2O3막, ZrO2막, HfO2막 또는 이들의 적층막으로 이루어진 고유전율(high-k) 막으로 형성될 수 있다.
상술한 유전체막(107) 형성 후, 유전체막(107)의 상부에 컨트롤 게이트로 이용될 폴리 실리콘막(111)을 형성한다. 이어서, 폴리 실리콘막(111)의 상부에 게이트 하드 마스크 패턴(115)을 형성한다. 게이트 하드 마스크 패턴(115)은 포토레지스트 패턴을 이용한 식각 공정으로 형성될 수 있다.
이 후, 상술한 게이트 하드 마스크 패턴(115)을 식각 베리어로 이용한 식각 공정으로 폴리 실리콘막(111), 유전체막(107), 및 플로팅 게이트막(105)을 식각한다. 이 때, 게이트 절연막(103) 또한 식각될 수 있다. 이로써, 반도체 기판(101)의 활성 영역 상에는 플로팅 게이트막(105), 유전체막(107), 폴리 실리콘막(111), 및 게이트 하드 마스크 패턴(115)이 적층된 다수의 적층 패턴이 형성된다.
적층 패턴 형성 후, 적층 패턴들 사이의 반도체 기판(101)에 불순물 이온을 주입하여 접합 영역(117)을 형성한다. 이 후, 산화막을 이용하여 적층 패턴들 사이의 공간을 매립하는 제1 절연막(123)을 형성한다.
제1 절연막(123)을 형성하기 전 적층 패턴의 측벽에는 후속 콘택홀 형성 공정시 적층 패턴이 노출되는 것을 방지하기 위한 스페이서(119)가 더 형성될 수 있다. 또한 스페이서(119) 및 적층 패턴을 포함하는 반도체 기판(101)의 표면에는 후속 콘택홀 형성 공정시 적층 패턴이 노출되는 것을 방지함과 더불어 반도체 기판(101)의 식각 정도를 균일하게 제어할 수 있는 식각 정지막(121)이 더 형성될 수 있다. 이러한 식각 정지막(121)은 질화막으로 형성되는 것이 바람직하다.
도 1b를 참조하면, 폴리 실리콘막(111)이 노출되도록 평탄화 공정 및 에치-백 공정을 실시한다.
평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing : CMP)공정으로 실시될 수 있으며, 폴리 실리콘막(111)의 표면이 노출되는 시점에서 정지할 수 있다. 이로써 게이트 하드 마스크 패턴(도 1a의 115) 상부의 제1 절연막(123) 및 식각 정지막(121)과, 게이트 하드 마스크 패턴(115)이 제거되어 폴리 실리콘막(111)의 상면이 노출된다.
에치-백 공정은 폴리 실리콘막(111)의 노출 면적을 증가시키기 위해 제1 절연막(123), 식각 정지막(121), 및 스페이서(119)의 높이를 낮추는 공정이다. 이러한 에치-백 공정으로 제1 절연막(123), 식각 정지막(121), 스페이서(119)의 높이가 낮아지면, 폴리 실리콘막(111)의 측벽이 노출된다.
이 후, 노출된 폴리 실리콘막(111)의 표면에 금속막(125) 및 산화 방지막(127)을 적층한다.
금속막(125)은 후속 공정에서 폴리 실리콘막(111)과 반응시켜 금속 실리사이 드막을 형성시키기 위해 증착되는 것으로서 코발트(Co)를 이용하여 형성할 수 있다. 산화 방지막(127)은 후속 공정에서 금속막(125)이 폴리 실리콘막(111)과 반응할 수 있도록 어닐링(annealing) 공정을 실시하는 과정에서 금속막(125)의 표면이 산화되는 것을 방지하기 위해 형성한 것이다. 이러한 산화 방지막(127)으로는 티타늄(Ti) 및 티타늄 질화막(TiN)을 적층하여 형성할 수 있다.
도 1c를 참조하면, 금속막(도 1b의 125)과 폴리 실리콘막(111)이 반응할 수 있도록 어닐링 공정을 실시한다. 어닐링 공정 후, 폴리 실리콘막(111)의 상부가 금속막(125)과 반응하여 폴리 실리콘막(111)의 상부에 금속 실리사이드막(129)이 형성된다.
금속막(125)으로 코발트막이 적용된 경우 형성되는 금속 실리사이드막(129)은 코발트 실리사이드막(CoSi2)이다.
이러한 금속 실리사이드막(129) 형성 후, 반응하지 않고 잔여하는 금속막 및 산화 방지막을 스트립 공정으로 제거한다. 이로써 플로팅 게이트막(105), 유전체막(107), 폴리 실리콘막(111), 및 금속 실리사이드막(129)이 적층된 구조의 게이트가 형성된다. 여기서 폴리 실리콘막(111), 및 금속 실리사이드막(129)의 적층 구조는 저저항 배선을 위한 컨트롤 게이트가 된다.
도 1d를 참조하면, 금속 실리사이드막(129)을 포함하는 전체 구조 상부에 산화막으로 이루어진 제2 절연막(131)을 형성한다. 제2 절연막(131)은 소자의 특성 개선을 위해 형성되는 막이다.
이 후, 제2 절연막(131)의 상부에 금속 실리사이드막(129)으로부터 금속 이온이 외부로 확산되는 것을 방지하기 위한 캡핑막(133)을 형성한다. 캡핑막(133)은 질화막으로 형성되는 것이 바람직하다.
이어서, 캡핑막(133)의 상부에 제3 절연막(135)을 형성한다. 제3 절연막(135)은 제1 산화막(135a)으로 형성되거나, 제1 및 제2 산화막(135a, 135b)의 적층 구조로 형성될 수 있다.
예를 들어 도면에 도시된 게이트가 드레인 셀렉트 트랜지스터의 게이트일 경우, 제3 절연막(135)은 제1 및 제2 산화막(135a, 135b)의 적층 구조로 형성될 수 있다. 이와는 달리 도면에 도시된 게이트가 소스 셀렉트 트랜지스터의 게이트일 경우, 제3 절연막(135)은 제1 산화막(135a)의 단일층으로 형성될 수 있다.
도 1e를 참조하면, 제1 식각 공정으로 접합 영역(117) 상부에서 산화막으로 형성된 제3 절연막(135)을 식각한다. 이 때, 제1 식각 공정은 캡핑막(133)이 노출되는 시점에서 정지하도록 실시되는 것이 바람직하다. 이를 위해 제1 식각 공정은 CHF3, CxFy, Ar, 및 O2가 혼합된 가스를 이용하여 실시하는 것이 바람직하다.
상술한 제1 식각 공정을 통해 제3 절연막(135)에 캡핑막(133)을 노출시키는 제1 콘택홀(137a)이 형성된다.
이 후, 제1 콘택홀(137a)을 통해 노출된 캡핑막(133)을 산화시켜서, 제1 콘택홀(137a)의 하부에 산화된 캡핑막(139)을 형성한다.
캡핑막(133)의 산화공정은 플라즈마 산화 또는 라디칼 산화 방법을 이용하여 실시될 수 있다.
플라즈마 산화는 400℃ 내지 700℃의 온도와 0.05Torr 내지 5Torr의 압력 조건에서 1000sccm 내지 3000sccm의 아르곤(Ar)가스, 50sccm 내지 200sccm의 수소(H2)가스 및 50sccm 내지 500sccm의 산소(O2)가스를 혼합하여 실시하는 것이 바람직하다.
라디칼 산화는 500℃ 내지 900℃의 온도와 0.2Torr 내지 0.7Torr의 압력 조건에서 3sccm 내지 6sccm의 수소(H2)가스 및 0.3sccm 내지 0.6sccm의 산소(O2)가스를 혼합하여 실시하는 것이 바람직하다.
도 1f를 참조하면, 제2 식각 공정으로 제1 콘택홀(도 1e의 137a)을 통해 노출된 산화된 캡핑막(도 1e의 139)과, 그 하부의 제2 및 제1 절연막(131, 123)을 식각한다. 이 때, 제2 식각 공정은 식각 정지막(121)이 노출되는 시점에서 정지하도록 실시되는 것이 바람직하다. 이를 위해 제2 식각 공정은 CHF3, CxFy, Ar, 및 O2가 혼합된 가스를 이용하여 실시하는 것이 바람직하다.
상술한 제2 식각 공정을 통해 캡핑막(133), 제2 및 제1 절연막(131, 123)에 접합 영역(117) 상부의 식각 정지막(121)을 노출시키는 제2 콘택홀(137b)이 형성된다. 여기서, 제2 콘택홀(137b)은 제1 콘택홀(137a)에 연결된다.
이와 같이 본 발명은 캡핑막(133)에 형성되는 콘택홀은 질화막을 직접 식각하지 않고 질화막을 산화시킨 후 산화된 질화막을 식각하여 형성하므로 폴리머가 과도하게 발생하는 현상을 방지할 수 있다.
또한 본 발명의 제2 식각 공정은 식각 정지막(121)에서 멈춘다. 따라서 게이트들 사이에 형성되는 공간의 종횡비가 커져서 제2 콘택홀(137b) 형성시 제1 절연막(123)의 폭이 식각 마진을 확보할 만큼 넓지 않아 제1 절연막(123)이 제거되더라도 식각 정지막(121)을 통해 게이트의 측벽이 노출되는 것을 방지할 수 있다.
또한 식각 정지막(121)은 제1 절연막(123)의 식각 공정으로 반도체 기판(101)이 직접 노출되는 것을 방지함으로써 제1 절연막(123)을 충분한 깊이로 식각하더라도 반도체 기판(101)이 불균일한 깊이로 손실되는 것을 방지할 수 있다.
도 1g를 참조하면, 제3 식각 공정으로 제2 콘택홀(도 1f의 137b)을 통해 노출된 식각 정지막(121)을 식각한다. 이로써, 식각 정지막(121)에 접합 영역(117)을 노출시키는 제3 콘택홀(137c)이 형성된다. 제3 콘택홀(137c)은 제2 콘택홀(137b)에 연결된다. 제3 식각 공정은 제1 및 제2 식각 공정시 이용되는 식각 물질과 다른 물질을 이용하여 실시하는 것이 바람직하다. 보다 구체적으로 제3 식각 공정은 O2, CF4, CH2F2, 및 CHF3의 혼합 가스를 이용하여 실시하는 것이 바람직하다.
식각 정지막(121)은 제1 절연막(123)보다 얇은 두께로 형성되므로 접합 영역(117)을 노출시키기 위해 식각되더라도 그 식각 두께의 제어가 제1 절연막(123)에 비해 용이하다. 따라서 식각 정지막(121)을 식각하여 접합 영역(117)을 노출시키면 노출되는 접합 영역(101) 깊이의 균일도를 개선할 수 있으므로 접합 영역(101)에 접속되는 콘택 플러그(141)의 저항의 균일도를 개선할 수 있다.
도 1h를 참조하면, 상술한 제1 내지 제3 식각 공정을 통해 형성된 제1 내지 제3 콘택홀 내부에 도전막을 채워서 접합 영역(117)에 연결된 콘택 플러그(141)를 형성한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 콘택 구조 형성방법을 설명하기 위한 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 103 : 게이트 절연막
105 : 플로팅 게이트막 107 : 유전체막
111 : 폴리 실리콘막 115 : 게이트 하드 마스크 패턴
119 : 스페이서 121 : 식각 정지막
123 : 제1 절연막 125 : 금속막
127 : 산화 방지막 129 : 금속 실리사이드막
131 : 제2 절연막 133 : 캡핑막
135 : 제3 절연막 137a : 제1 콘택홀
137b : 제2 콘택홀 137c : 제3 콘택홀
139 : 산화된 캡핑막 141 : 콘택 플러그

Claims (11)

  1. 접합 영역을 포함하는 반도체 기판의 상부에 식각 정지막을 형성하는 단계;
    상기 식각 정지막의 상부에 제1 절연막을 형성하는 단계;
    상기 제1 절연막의 상부에 제2 절연막, 캡핑막 및 제3 절연막을 형성하는 단계;
    상기 제3 절연막을 식각하여 상기 캡핑막을 노출시키는 제1 콘택홀을 형성하는 단계;
    상기 제1 콘택홀을 통해 상기 캡핑막을 산화시켜서 산화된 캡핑막을 형성하는 단계;
    상기 산화된 캡핑막 및 상기 제2 및 제1 절연막을 식각하여 제1 콘택홀에 연결되며 상기 식각 정지막을 노출시키는 제2 콘택홀을 형성하는 단계; 및
    상기 식각 정지막을 식각하여 상기 제2 콘택홀에 연결되며 상기 접합 영역을 노출시키는 제3 콘택홀을 형성하는 단계를 포함하는 반도체 소자의 콘택 구조 형성방법.
  2. 제 1 항에 있어서,
    상기 제1 내지 제3 절연막은 산화막을 이용하여 형성하는 반도체 소자의 콘택 구조 형성방법.
  3. 제 1 항에 있어서,
    상기 식각 정지막 및 상기 캡핑막은 질화막을 이용하여 형성하는 반도체 소자의 콘택 구조 형성방법.
  4. 제 1 항에 있어서,
    상기 캡핑막을 산화시키는 단계는 플라즈마 산화를 이용하여 실시하는 반도체 소자의 콘택 구조 형성방법.
  5. 제 4 항에 있어서,
    상기 플라즈마 산화는
    400℃ 내지 700℃의 온도와 0.05Torr 내지 5Torr의 압력 조건에서 1000sccm 내지 3000sccm의 아르곤(Ar)가스, 50sccm 내지 200sccm의 수소(H2)가스 및 50sccm 내지 500sccm의 산소(O2)가스를 혼합하여 실시하는 반도체 소자의 콘택 구조 형성방법.
  6. 제 1 항에 있어서,
    상기 캡핑막을 산화시키는 단계는 라디칼 산화를 이용하여 실시하는 반도체 소자의 콘택 구조 형성방법.
  7. 제 6 항에 있어서,
    상기 라디칼 산화는 500℃ 내지 900℃의 온도와 0.2Torr 내지 0.7Torr의 압력 조건에서 3sccm 내지 6sccm의 수소(H2)가스 및 0.3sccm 내지 0.6sccm의 산소(O2)가스를 혼합하여 실시하는 반도체 소자의 콘택 구조 형성방법.
  8. 제 1 항에 있어서,
    상기 제1 및 제2 콘택홀을 형성하는 단계는 CHF3, CxFy, Ar, 및 O2가 혼합된 가스를 이용하여 실시하는 반도체 소자의 콘택 구조 형성방법.
  9. 제 1 항에 있어서,
    상기 제3 콘택홀을 형성하는 단계는 O2, CF4, CH2F2, 및 CHF3의 혼합 가스를 이용하여 실시하는 반도체 소자의 콘택 구조 형성방법.
  10. 제 1 항에 있어서,
    상기 식각 정지막을 형성하는 단계 이전,
    상기 반도체 기판의 상부에 게이트 절연막을 사이에 두고 폴리 실리콘막을 포함하는 적층 구조로 이루어진 적층 패턴들을 형성하는 단계; 및
    상기 적층 패턴들 사이의 상기 반도체 기판에 불순물 이온을 주입하여 상기 접합 영역을 형성하는 단계를 실시하는 반도체 소자의 콘택 구조 형성방법.
  11. 제 10 항에 있어서,
    상기 제1 절연막을 형성하는 단계 이 후, 상기 제2 절연막을 형성하는 단계 이전에
    상기 폴리 실리콘막을 노출시키는 단계;
    상기 폴리 실리콘막의 상부에 금속막을 형성하는 단계; 및
    상기 폴리 실리콘막과 상기 금속막을 반응시켜 상기 폴리 실리콘막의 상부에 금속 실리사이드막을 형성한 후 잔여하는 상기 금속막을 제거하는 단계를 실시하는 반도체 소자의 콘택 구조 형성방법.
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