KR20100076311A - 반도체 소자의 제조 방법 - Google Patents

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KR20100076311A
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김재문
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Abstract

본 발명은 게이트 패턴에 금속막을 도입하더라도 금속막의 산화를 개선하며 스페이서를 형성할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
본 발명에 따른 반도체 소자의 제조방법은 반도체 기판의 상부에 금속막을 포함하는 다수의 게이트 패턴을 형성하는 단계, 게이트 패턴을 포함한 반도체 기판을 금속막의 산화 반응을 억제하는 제1 온도에서 증착 장비에 로딩시키는 단계, 및 증착 장비에서 게이트 패턴의 표면을 포함한 반도체 기판의 상부에 제1 온도보다 높은 제2 온도로 스페이서막을 형성하는 단계를 포함한다.
텅스텐, 이상 산화, 스페이서, 실링막, LP-TEOS

Description

반도체 소자의 제조 방법{Manufacturing method of semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서 특히, 게이트 패턴에 금속막을 도입하더라도 금속막의 산화를 개선하며 스페이서를 형성할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 반도체 소자를 구성하는 각종 패턴들이 미세화되고 있는 추세이다. 이러한 패턴들의 미세화는 반도체 소자에 포함된 도전 패턴의 저항값을 증가시킨다. 이에 따라 반도체 소자의 프로그램 속도 및 읽기 속도 등 반도체 소자의 동작 속도가 느려지므로 반도체 소자의 고집적화에는 한계가 있다. 이러한 문제를 극복하기 위하여 미세 도전 패턴의 저항값을 감소시키기 위해 도전 패턴으로 적용되고 있는 텅스텐 실리사이드(WSix)를 텅스텐 실리사이드보다 비저항이 낮은 텅스텐(W) 등과 같은 금속막으로 대체하는 방안이 제안되었다. 그러나 텅스텐과 같은 금속막은 후속 산화 공정에 의해 쉽게 산화되는 단점이 있다.
이하, 플래시 메모리 소자의 게이트 패턴에 금속막을 도입한 경우를 예로 들어 금속막의 산화에 대해 상세히 설명한다. 플래시 메모리 소자의 경우, 게이트 패턴은 플로팅 게이트용 도전막, 유전체막 및 컨트롤 게이트용 도전막이 적층된 구조로 형성된다. 플래시 메모리 소자의 동작 속도를 개선하기 위하여 컨트롤 게이트용 도전막은 폴리 실리콘 및 금속막이 적층된 구조로 형성될 수 있다. 이러한 게이트 패턴은 터널 절연막을 사이에 두고 반도체 기판의 상부에 형성된다. 게이트 패턴들 사이의 반도체 기판에는 접합 영역이 형성되고, 게이트 패턴들은 이들을 덮는 층간 절연막에 의해 절연된다. 한편, 층간 절연막에는 접합 영역을 노출시키는 콘택홀이 형성되고, 콘택홀 내부에는 접합 영역에 연결된 콘택 플러그가 형성된다. 상술한 콘택홀 형성시 게이트 패턴이 노출되는 것을 방지하기 위해 층간 절연막을 형성하기 전, 게이트 패턴의 측벽에 스페이서를 형성한다. 스페이서는 산화막 형성 공정을 통해 형성되므로 게이트 패턴의 측벽에 직접 스페이서를 형성하는 경우, 컨트롤 게이트용 도전막에 도입된 금속막이 이상 산화될 수 있다. 이에 따라 게이트 패턴을 형성한 후, 금속막의 이상 산화를 방지하기 위한 실링막을 먼저 형성하고 스페이서를 형성해야 한다.
이와 같이 금속막의 산화를 방지하기 위한 실링막을 형성한 후 스페이서를 형성하면, 반도체 소자의 제조 공정이 복잡해지는 단점이 있다.
본 발명은 게이트 패턴에 금속막을 도입하더라도 금속막의 산화를 개선하며 스페이서를 형성할 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명에 따른 반도체 소자의 제조방법은 반도체 기판의 상부에 금속막을 포함하는 다수의 게이트 패턴을 형성하는 단계, 게이트 패턴을 포함한 반도체 기판을 금속막의 산화 반응을 억제하는 제1 온도에서 증착 장비에 로딩시키는 단계, 및 증착 장비에서 게이트 패턴의 표면을 포함한 반도체 기판의 상부에 제1 온도보다 높은 제2 온도로 스페이서막을 형성하는 단계를 포함한다.
게이트 패턴은 반도체 기판 상에 순차적으로 적층된 터널 절연막, 전하 저장막, 유전체막, 컨트롤 게이트용 도전막, 상기 금속막, 캡핑막, 및 게이트 하드 마스크 패턴을 포함한다.
전하 저장막 및 컨트롤 게이트용 도전막은 폴리 실리콘을 이용하여 형성된다.
게이트 패턴을 형성하는 단계 이 후, 금속막에 비해 폴리 실리콘의 노출면을 더 산화시키는 선택적 산화공정을 실시하여 게이트 패턴의 측벽 손상을 큐어링한다.
선택적 산화공정은 300℃ 내지 900℃의 온도에서 H2O와 H2를 배합하는 WVG(water vapor generation)법을 이용하여 실시한다.
선택적 산화공정은 300℃ 내지 900℃의 온도에서 O2와 H2를 배합하거나, Ar2, O2와 H2를 배합하여 플라즈마를 형성하여 실시한다.
선택적 산화 공정은 폴리 실리콘막의 측벽을 10Å 내지 80Å의 두께로 산화시킨다.
금속막은 텅스텐을 포함한다.
게이트 패턴을 포함한 반도체 기판을 금속막의 산화 반응을 억제하는 제1 온도에서 증착 장비에 로딩시키는 단계를 실시하기 전, 증착 장비 내부에 질소(N2)가스를 퍼지시켜서 증착 장비 내부의 산소(O2)의 농도를 낮춘다.
제1 온도는 300℃ 내지 400℃인 것이 바람직하다.
스페이서막을 형성하는 단계는 630℃ 내지 700℃의 온도에서 TEOS를 주입하거나, TEOS와 O2를 함께 주입하여 증착하는 LP-TEOS법을 이용하여 실시된다.
본 발명은 반도체 기판을 저온에서 로딩시킨 상태에서 금속막의 산화를 억제할 수 있도록 변경된 조건으로 스페이서를 형성하므로 금속막이 노출되더라도 금속막이 산화되는 것을 개선할 수 있다.
이와 더불어 본 발명은 반도체 기판을 지지하는 구조물인 보트(boat)에 반도체 기판을 고정시키기 전에 스페이서를 증착하기 위한 증착 장비 내의 산소(O2) 농도를 감소시켜서 금속막의 산화를 더욱 효과적으로 개선할 수 있다.
상술한 바와 같이 금속막의 산화를 개선하며 스페이서를 증착하면, 금속막의 산화를 방지하기 위한 별도의 실링막 형성 공정을 삭제할 수 있으므로 반도체 소자의 제조 공정을 단순화할 수 있다.
또한, 본 발명은 매엽식 증착 장비 중 처리량(throughput)이 우수한 LP-TEOS(Low Pressure - Tetra Ethyl Ortho Silicate) 법을 이용하여 스페이서를 형성하므로 공정 감소에 의한 투자비 절감과 함께 생산시간을 단축할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 제조방법을 순차적으로 설명하기 위한 단면도들이다. 이하에서는 플래시 메모리 소자의 메모리 셀 제조방법을 예로들어 본 발명에 따른 반도체 소자의 제조방법을 설명한다.
도 1a를 참조하면, 웰(well; 미도시)이 형성되고 문턱전압 조절용 이온주입 공정이 실시된 반도체 기판(101)의 상부에 터널 절연막(103), 전하 저장막(105), 유전체막(107), 컨트롤 게이트용 도전막(109), 컨트롤 게이트용 금속막(111), 캡핑막(113), 게이트 하드 마스크막(115) 및 반사 방지막(117)을 적층한다. 이 후, 반사 방지막(117)의 상부에 노광 및 현상 공정을 이용하여 포토레지스트 패턴(119)을 을 형성한다.
반도체 기판(101)의 소자 분리 영역(미도시)에는 소자 분리막(미도시)이 미리 형성된다. 소자 분리막은 터널 절연막(103)을 형성하기 전에 반도체 기판(101)에 트렌치(미도시)를 형성한 후 트렌치 내부를 절연물로 매립하여 형성할 수 있다. 이와는 달리 소자 분리막은 ASA-STI(Advanced Self-Aligned Shallow Trench Isolation)방법을 이용하여 형성할 수도 있다. ASA-STI방법을 구체적으로 설명하면 먼저, 반도체 기판(101)의 상부에 터널 절연막(103) 및 전하 저장막(105)을 증착한다. 이후, 전하 저장막(105)의 상부에 소자 분리 하드 마스크 패턴(미도시)을 형성하고, 소자 분리 하드 마스크 패턴을 식각 마스크로 이용한 식각 공정으로 전하 저장막(105), 터널 절연막(103) 및 반도체 기판(101)을 식각하여 반도체 기판(101)에 트렌치를 형성한다. 이어서, 트렌치 내부에 소자 분리막을 형성한 후, 잔여하는 소자 분리 하드 마스크 패턴을 제거한다. 이러한 소자 분리막 형성으로 인하여 반도체 기판(101)은 소자 분리막을 사이에 두고 분리되는 활성영역이 정의되고, 터널 절연막(103) 및 전하 저장막(105)은 활성영역의 상부에 남게 된다. 도면에서는 활성영역을 따라 절취하여 나타내었으므로 소자 분리막을 도시하지 않았다.
한편, 터널 절연막(103)은 산화막을 이용하여 형성할 수 있다. 전하 저장막(105)은 플로팅 게이트용 도전막으로서, 폴리 실리콘을 이용하여 형성할 수 있다. 보다 구체적으로 전하 저장막(105)은 도프트(doped) 폴리 실리콘막과 언도프트(undoped) 폴리 실리콘막을 적층하여 형성할 수 있다. 유전체막(107)은 산화막(107a), 질화막(107b) 및 산화막(107c)을 적층하여 형성할 수 있다. 이러한 유전체막(107)은 LP-CVD(Low-Pressure Chemical Vapor Deposition)방법을 이용하여 형성할 수 있다. 컨트롤 게이트용 도전막(109)은 폴리 실리콘을 이용하여 형성할 수 있으며, 보다 구체적으로 도프트 폴리 실리콘막을 이용하여 형성할 수 있다. 컨트롤 게이트용 금속막(111)은 게이트 패턴의 저항을 개선하여 반도체 소자의 동작 속도를 향상시키기 위해 도입된 것으로서 텅스텐(W)을 이용하여 형성할 수 있다. 텅스텐(W)은 PVD(Physical Vapor Deposition)방법을 이용하여 형성할 수 있다. 캡핑막(113)은 금속막(111)의 산화를 방지하기 위한 것으로서 SiON을 이용하여 형성할 수 있다. 게이트 하드 마스크막(115)은 산화막의 단일층으로 형성되거나, 질화막 및 산화막의 적층 구조로 형성될 수 있다. 반사 방지막(117)은 포토레지스트 패턴(119)을 형성하기 위한 노광 공정 진행시 광원의 난반사를 방지하는 역할을 하는 것으로서, SiON을 이용하여 형성할 수 있다.
도 1b를 참조하면, 포토레지스트 패턴(119)을 식각 베리어로 이용한 식각 공정으로 반사 방지막(117) 및 하드 마스크막(115)을 패터닝하여 하드 마스크 패턴(115a)을 형성한다. 이 후, 하드 마스크 패턴(115a)을 식각 베리어로 이용한 식각 공정으로 터널 절연막(103)이 노출될 때까지 캡핑막(113), 금속막(111), 도전 막(109), 유전체막(107), 및 전하 저장막(109)을 식각한다. 이 때, 터널 절연막(103)의 일부가 식각될 수 있다. 이와 같은 식각 공정으로 금속 패턴(111a), 도전 패턴(111a), 유전체막(107), 및 전하 저장막 패턴(105a)을 포함하는 다수의 게이트 패턴들이 라인별로 분리된다.
도 1c를 참조하면, 게이트 패턴 형성 후 잔여하는 포토레지스트 패턴(119) 및 반사 방지막(117)을 제거한다. 이 후, 금속 패턴(111a)에 비해 폴리 실리콘의 노출면을 더 산화시키는 선택적 산화공정을 실시하여 상기 게이트 패턴의 측벽 손상을 큐어링한다.
선택적 산화공정은 300℃ 내지 900℃의 온도에서 H2O와 H2를 배합하는 WVG(water vapor generation)법을 이용하여 실시할 수 있다. 이와는 달리 선택적 산화공정은 300℃ 내지 900℃의 온도에서 O2와 H2를 배합하거나, Ar2, O2와 H2를 배합하여 플라즈마를 형성하여 실시할 수도 있다.
도면에서는 게이트 패턴의 측벽에 발생한 손상을 큐어링하는 산화공정을 설명하기 위한 산화막(121)의 두께를 개략적으로 도시하였다. 실질적으로 선택적 산화 공정을 통해 형성되는 산화막(121)은 폴리 실리콘으로 이루어진 전하 저장막 패턴(105a) 및 도전 패턴(109a)의 측벽에 10Å 내지 80Å의 두께로 형성되고, 금속 패턴(111a)의 측벽에는 거의 형성되지 않는다.
이 후, 게이트 패턴을 마스크로 게이트 패턴들 사이의 반도체 기판(101)에 접합영역(junction; 101a)을 형성하기 위한 이온주입 공정을 실시한다.
도 1d를 참조하면, 후속 콘택홀 형성 시 게이트 패턴이 노출되는 것을 방지하기 위한 스페이서(123)를 형성한다. 이 때, 도면에 도시된 메모리 셀 영역의 게이트 패턴들 사이의 공간은 도면에 도시되지 않는 셀렉트 트랜지스터 영역 또는 주변 영역에서보다 좁기 때문에 스페이서(123)에 의해 채워질 수 있다.
스페이서(123)의 형성 공정은 게이트 패턴을 포함하는 반도체 기판을 반도체 기판을 지지하는 구조물인 보트(boat)에 고정시켜 스페이서(123) 형성하기 위한 증착 장비에 로딩시킴으로써 실시된다.
본 발명은 스페이서(123)의 형성 공정은 매엽식 증착 방법 중 처리량(throughput)이 우수한 LP-TEOS(Low Pressure - Tetra Ethyl Ortho Silicate)법을 이용한다. 이 때, 스페이서(123)의 형성 공정의 영향으로 금속 패턴(111a)이 이상 산화되는 것을 억제하기 위하여 LP-TEOS의 공정 조건을 변경한다.
보다 상세히 하면, 금속 패턴(111a)의 이상 산화를 방지하기 위한 스페이서(123)의 형성 공정을 실시하기 위하여 게이트 패턴을 포함한 반도체 기판(101)을 금속 패턴(111a)의 산화 반응을 억제하는 제1 온도에서 증착장비에 로딩시킨다. 이 때, 제1 온도는 300℃ 내지 400℃인 것이 바람직하다. 이 후, 제1 온도보다 높은 제2 온도에서 TEOS와 O2를 함께 주입하거나, TEOS만을 주입하여 스페이서(123)를 형성한다. 이 때, 제2 온도는 630℃ 내지 700℃인 것이 바람직하다.
본 발명에서는 금속 패턴(111a)의 산화를 더욱 효과적으로 방지하기 위하여 게이트 패턴을 포함한 반도체 기판(101)을 증착 장비에 로딩시키기 전에, 증착 장 비 내부에 질소(N2)가스를 퍼지시켜서 상기 증착 장비 내부의 산소(O2)의 농도를 낮출 수 있다.
이와 같이 본 발명은 반도체 기판을 저온에서 로딩시킨 상태에서 금속막의 산화를 억제할 수 있도록 변경된 조건으로 스페이서를 형성하므로 금속막이 노출되더라도 금속막이 산화되는 것을 개선할 수 있다.
이와 더불어 본 발명은 반도체 기판을 지지하는 구조물인 보트(boat)에 반도체 기판을 로딩시키기 전에 스페이서를 증착하기 위한 증착 장비 내의 산소(O2) 농도를 감소시켜서 금속막의 산화를 더욱 효과적으로 개선할 수 있다.
상기에서는 플래시 메모리 소자의 경우를 예로 들어 설명하였으나, 본 발명은 디-램등과 같이 금속막이 도입된 공지의 어떠한 반도체 소자의 게이트 패턴에도 적용될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 제조방법을 순차적으로 설명하기 위한 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 101a : 접합 영역
103 : 터널 절연막 105 : 전하 저장막
107 : 유전체막 109 : 컨트롤 게이트용 도전막
111 : 컨트롤 게이트용 금속막 113 : 캡핑막
115 : 게이트 하드 마스크막 117 : 반사 방지막
121 : 산화막 123 : 스페이서

Claims (11)

  1. 반도체 기판의 상부에 금속막을 포함하는 다수의 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴을 포함한 상기 반도체 기판을 상기 금속막의 산화 반응을 억제하는 제1 온도에서 증착 장비에 로딩시키는 단계; 및
    상기 증착 장비에서 상기 게이트 패턴의 표면을 포함한 상기 반도체 기판의 상부에 상기 제1 온도보다 높은 제2 온도로 스페이서막을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 게이트 패턴은 상기 반도체 기판 상에 순차적으로 적층된 터널 절연막, 전하 저장막, 유전체막, 컨트롤 게이트용 도전막, 상기 금속막, 캡핑막, 및 게이트 하드 마스크 패턴을 포함하는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 전하 저장막 및 상기 컨트롤 게이트용 도전막은 폴리 실리콘을 이용하여 형성된 반도체 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 게이트 패턴을 형성하는 단계 이 후,
    상기 금속막에 비해 상기 폴리 실리콘의 노출면을 더 산화시키는 선택적 산화공정을 실시하여 상기 게이트 패턴의 측벽 손상을 큐어링하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 선택적 산화공정은 300℃ 내지 900℃의 온도에서 H2O와 H2를 배합하는 WVG(water vapor generation)법을 이용하여 실시하는 반도체 소자의 제조방법.
  6. 제 4 항에 있어서,
    상기 선택적 산화공정은 300℃ 내지 900℃의 온도에서 O2와 H2를 배합하거나, Ar2, O2와 H2를 배합하여 플라즈마를 형성하여 실시하는 반도체 소자의 제조방법.
  7. 제 4 항에 있어서,
    상기 선택적 산화 공정은 상기 폴리 실리콘막의 측벽을 10Å 내지 80Å의 두께로 산화시키는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 금속막은 텅스텐을 포함하는 반도체 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 게이트 패턴을 포함한 상기 반도체 기판을 상기 금속막의 산화 반응을 억제하는 제1 온도에서 증착 장비에 로딩시키는 단계를 실시하기 전,
    상기 증착 장비 내부에 질소(N2)가스를 퍼지시켜서 상기 증착 장비 내부의 산소(O2)의 농도를 낮추는 반도체 소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 제1 온도는 300℃ 내지 400℃인 반도체 소자의 제조방법.
  11. 제 1 항에 있어서,
    상기 스페이서막을 형성하는 단계는 630℃ 내지 700℃의 온도에서 TEOS를 주입하거나 TEOS와 O2를 함께 주입하여 증착하는 LP-TEOS법을 이용하여 실시되는 반도체 소자의 제조방법.
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