KR100717812B1 - 반도체 장치 제조 방법 - Google Patents

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KR100717812B1
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Abstract

본 발명은 게이트 패턴과 게이트 패턴의 사이에 형성되는 콘택홀의 오픈 마진 및 갭필 마진을 확보하는데 적합한 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판상에 게이트절연막/게이트전극막을 각각 포함하는 제1 게이트 패턴과 제2 게이트 패턴을 형성하는 단계; 상기 제1 및 제2 게이트 패턴의 형태를 따라 게이트 스페이서용 제1 절연막을 형성하는 단계; 상기 제1 절연막상에 상기 제1 및 제2 게이트패턴이 매립될 수 있도록 제2 절연막을 형성하는 단계; 상기 게이트 스페이서용 제1 절연막을 식각베리어로 하여, 상기 제1 게이트패턴과 상기 제2 게이트패턴 사이에 매립된 상기 제2 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계; 상기 콘택홀의 내부에 노출된 상기 게이트 스페이서용 제1 절연막 상에 게이트 스페이스용 제3 절연막을 소정 두께로 형성하는 단계; 및 상기 기판이 노출되도록 하기 위해 상기 콘택홀의 바닥에 형성된 상기 제1 및 제3 절연막을 선택적으로 제거하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
반도체, 게이트 패턴, 스페이서, 실리콘질화막, 실리콘산화막

Description

반도체 장치 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1는 종래 기술에 따른 반도체 소자 제조 방법을 도시한 단면도,
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 공정단면도.
도 3a 내지 도 3e는 본 발명의 바람직한 제2 실시예에 따른 반도체 제조방법을 도시한 공정단면도.
도 4는 본 발명의 바람직한 제2 실시예에 의한 랜딩플러그 컨택 형성공정에 따라 형성된 컨택홀의 면적을 도시한 SEM 사진.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 게이트 절연막
23 : 게이트 전극막 24 : 게이트 하드마스크질화막
28a : LDD 영역 25 : 게이트 측벽스페이서용 버퍼 산화막
26 : 게이트 스페이서용 제1 질화막 28 : 소스/드레인 영역
29 : 층간절연막 30 : 게이트 스페이서용 제2 질화막
31 : 콘택홀
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 게이트 패턴과 게이트 패턴 사이에 형성되는 콘택플러그의 제조방법에 관한 것이다.
반도체 공정기술이 점점 발달하면서, 웨이퍼상에서 하나의 패턴을 형성하기 위한 패터닝 공정기술이 점점 발달하고 있다. 최근의 패터닝 공정기술은 웨이퍼상에서 하나의 패턴을 80㎚ 이하까지도 패터닝할 수 있을 정도로 개발되었다. 80㎚ 이하까지 패터닝할 수 있는 반도체 공정기술에서는 콘택플러그를 형성하는 영역이 문제가 되고 있다. 특히 반도체 장치의 트랜지스터를 구성하는 게이트 패턴과 게이트 패턴의 사이에 배치되는 콘택플러그를 안정적으로 형성하기가 매우 어려워지고 있는 것이다.
반도체 장치의 게이트 패턴은 게이트 절연막/게이트 전극막/게이트 하드마스크막이 적층된 상태에서 측벽에 측벽스페이서가 배치된 형태로 구성된다. 이 때 측벽 스페이서는 게이터 전극막과 이웃한 도전성 막과의 전기적으로 절연되도록 한다. 또한, 콘택플러그를 형성하기 위한 콘택홀을 형성하는 과정에서 식각정지막 역할도 하게 된다.
반도체 기술이 발달하게 되면서, 보다 많은 소자를 하나의 반도체 장치에 집 적시키기 된다. 따라서 반도체 장치를 구성하는 각 패턴의 크기는 점점 작아지게 된다. 특히 게이트 패턴 자체의 크기도 작아지게 되며, 게이트 패턴과 패턴의 간격도 더 작아지게 되는 것이다. 그러나, 게이트 패턴의 측벽절연막의 두께는 일정두께 이상을 확보해야 전술한 절연효과 및 식각정지막 역할을 수행할 수 있게 된다.
따라서 게이트 측벽절연막의 두께는 일정하게 유지한 상태에서 게이트 패턴과 패턴의 간격이 줄어들게 됨에 따라, 게이트 패턴 사이에 콘택플러그를 안정적으로 형성하기가 매우 어려워지고 있어 문제를 일으키고 있는 것이다. 예를 들면, 현재 80㎚ 반도체 공정기술로 제조된 디바이스에서 요구되어지는 게이트 패턴 측벽절연막은 약 280Å∼300Å으로 거의 일정하도록 요구되고 있는 반면에 게이트간 간격이 지속적으로 감소하고 있는 실정이다.
게이트 패턴간 공간(Spacing) 감소는 게이트 패턴의 사이에 배치되는 콘택플러그를 위한 콘택홀 내부의 종횡비(Aspect Ratio) 증가를 야기하게 된다. 이는 후속공정에서 콘택홀에 층간절연막을 매립할 때에 콘택홀 내부에 층간절연막을 완전히 매립시키기가 어려워지게 되는 것이다.
도 1은 종래 기술에 따른 반도체 장치의 제조 방법을 도시한 단면도이다.
도 1에 도시된 바와 같이, 종래기술에 의한 반도체 장치의 제조방법은 먼저반도체 기판(11) 상에 게이트 절연막(12), 게이트 전극막(13) 및 게이트 하드마스크(14)의 순서로 적층된 게이트 패턴을 형성한다.
게이트 패턴 형성 방법을 자세히 살펴보면, 반도체 기판(11) 상에 게이트 절연막(12)을 형성한다. 게이트 절연막(12) 상에 게이트 전극막(13) 및 게이트 하드 마스크(14)를 차례로 형성한다. 이어서, 게이트 하드마스크(14) 상에 게이트 패턴을 형성하기 위한 포토레지스트 패턴(도시 생략)을 형성한다. 포토레지스트 패턴을 식각마스크로 게이트 하드마스크(14)를 식각한 후에, 포토레지스트 패턴을 제거한다. 이어서 게이트 하드마스크(14)를 식각마스크로 하여 게이트 전극막(13) 및 게이트 절연막(12)을 하나의 공정으로 패터닝한다.
계속해서, 게이트 절연막(12)/게이트 전극막(13)/게이트 하드마스크(14)로 적층된 게이트 패턴의 형태를 따라, 버퍼용 산화막(15)을 형성한다. 버퍼용 산화막(15)의 상부에 제1 게이트 스페이스용 실리콘질화막(16)을 형성한다. 이어서 제2 게이트 스페이스용 스페이서용 실리콘질화막(17)을 형성한다.
이어서 게이트 패턴의 측벽에만 스페이서가 남도록 버퍼용 산화막(15), 제1 게이트 스페이스용 실리콘질화막(16) 및 제2 게이트 스페이서용 질화막(17)을 건식식각공정을 통해 선택적으로 제거한다.
여기서 스페이서는 게이트 패턴의 전극막이 이웃하게 될 도전막과 절연되도록 하는 역할을 한다. 구체적으로 질화막은 게이트 패턴과 게이트 패턴 사이에 형성될 콘택플러그를 위한 콘택홀을 형성하는 공정에서 게이트 패턴을 보호하기 위한 막이다. 즉 게이트 패턴과 게이트 패턴 사이에 매립되는 절연막을 제거하는 콘택홀 식각공정에서 식각베리어 역할을 하게 되는 것이다. 여기서 스페이서용 실리콘질화막을 2중으로 형성하고 패터닝하는 것은 실리콘질화막의 형성공정 특성상 한번에 원하는 두께를 충분히 형성하기가 어렵기 때문이다.
또한, 이렇게 2중으로 실리콘질화막을 형성하는 또 하나의 이유는 반도체 장 치가 제조완료되었을 때에 게이트 패턴을 포함하는 모스트랜지스터의 특성향상을 위한 것이다. 반도체 장치의 동작 특성중 누설전류 관련 특성이 있다. 모스트랜지스터의 누설전류를 최대한 줄이게 되면 반도체 장치의 동작특성이 향상된다. 모스트랜지스터를 이루는 게이트 패턴의 측벽에 일정정도 두껍게 실리콘질화막을 배치시킴으로서 모스트랜지스터의 누절전류 특성이 향상되는 것이다. 따라서 모스트랜지스터의 누설전류 특성 향상을 위해 게이트 패턴의 측벽에 형성되는 스페이서용 실리콘질화막의 두께을 충분히 두껍게 형성하고 있는 것이다.
이어서, 게이트 패턴을 이온주입 베리어로 이용하여 고농도 이온 주입을 실시하여 소스/드레인 영역(18, 18a)을 형성한다. 여기서 소스/드레인영역(18a)은 LDD(light doped drain) 영역을 나타내고 있다.
이어서, 게이트 패턴을 포함하는 반도체 기판(11) 전면에 산화막 계열의 층간절연막(19)을 증착한다.
여기서 층간절연막(19)을 산화막 계열의 절연막으로 형성한다. 그 예로 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phospho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용할 수 있다.
이어서 게이트 패턴의 게이트 하드마스크막(14) 상부가 노출되도록 화학적기계적 연마 공정 또는 전면 식각 공정을 진행하여 층간절연막(19)을 평탄화시킨다. 이어서 평탄화된 층간절연막(19)상에 하드마스크(도시하지 않음)를 증착한다.
이어서, 하드마스크(도시하지 않음)를 식각마스크로 게이트 패턴 사이의 반도체 기판(11)을 노출시키는 식각을 실시하여 콘택홀(20)을 형성한다.
이상과 같이 살펴본 종래기술에 의한 반도체 제조방법에서 다음과 같은 문제점이 있다.
반도체 제조 기술이 발달하면서 보다 많은 소자를 반도체 장치에 집적시키고, 그로 인해 게이트 패턴과 게이터 패터의 간격은 점점 줄어들고 있다. 그러나, 게이트 패턴의 측벽에 배치되는 스페이서는 게이트 패턴을 포함하는 트랜지스터의 특성 저하를 막기 위해 일정한 두께를 유지해야만 한다.
따라서 집적도 향상에 따른 게이트 패턴의 간격이 줄어들수록 스페이서까지 형성된 게이트 패턴과 게이트 패턴의 사이에 콘택홀을 형성하기 위한 식각공정에서의 마진은 점점 줄어들게 된다.
반도체 제조 공정 기술중 80㎚ 이하 급의 반도체 장치를 제조하는 경우에, 게이트 스페이서의 두께를 현재와 같이 유지한 채로 게이트 패턴과 게이트 패턴의 사이에 안정적으로 콘택홀을 형성하고 콘택플러그를 형성하는 것을 매우 어렵다.
게이트패턴과 게이트 패턴의 사이에 배치되는 콘택플러그는 반도체 장치에 매우 기본적인 도전성 연결부로서, 이 영역이 제대로 형성되지 못한 상태로 반도체 장치가 제조되면, 안정적으로 동작하는 것은 거의 불가능하게 된다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 게이트 패턴과 게이트 패턴의 사이에 형성되는 콘택홀의 오픈 마진 및 갭필 마진을 확보하는데 적합한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위해 본 발명은 기판상에 게이트절연막/게이트전극막을 각각 포함하는 제1 게이트 패턴과 제2 게이트 패턴을 형성하는 단계; 상기 제1 및 제2 게이트 패턴의 형태를 따라 게이트 스페이서용 제1 절연막을 형성하는 단계; 상기 제1 절연막상에 상기 제1 및 제2 게이트패턴이 매립될 수 있도록 제2 절연막을 형성하는 단계; 상기 게이트 스페이서용 제1 절연막을 식각베리어로 하여, 상기 제1 게이트패턴과 상기 제2 게이트패턴 사이에 매립된 상기 제2 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계; 상기 콘택홀의 내부에 노출된 상기 게이트 스페이서용 제1 절연막 상에 게이트 스페이스용 제3 절연막을 소정 두께로 형성하는 단계; 및 상기 기판이 노출되도록 하기 위해 상기 콘택홀의 바닥에 형성된 상기 제1 및 제3 절연막을 선택적으로 제거하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
또한 본 발명은 기판상에 게이트절연막/게이트전극막을 각각 포함하는 제1 게이트 패턴과 제2 게이트 패턴을 형성하는 단계; 상기 제1 및 제2 게이트 패턴의 형태를 따라 게이트 스페이서용 제1 절연막을 형성하는 단계; 상기 제1 절연막을 선택적으로 제거하여 상기 제1 및 제2 게이트 패턴의 측벽에 각각 제1 스페이서를 형성하는 단계; 상기 제1 및 제2 게이트패턴이 매립될 수 있도록 제2 절연막을 형성하는 단계; 상기 제1 스페이서를 식각베리어로 하여, 상기 제1 게이트패턴과 상기 제2 게이트패턴 사이의 기판영역이 노출될 수 있도록 상기 제2 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계; 상기 콘택홀의 바닥에 노출된 기판영역과 상기 콘택홀의 측벽에 노출된 상기 제1 스페이서상에 게이트 스페이서용 제3 절연막을 소정 두께로 형성하는 단계; 및상기 기판이 노출되도록 하기 위해 상기 콘택홀의 바닥에 형성된 상기 제3 절연막을 선택적으로 제거하여, 상기 제1 스페이서 상에 제2 스페이서를 형성시키는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
또한 본 발명은 기판상에 게이트절연막/게이트전극막을 각각 포함하는 제1 게이트 패턴과 제2 게이트 패턴을 형성하는 단계; 상기 제1 및 제2 게이트 패턴의 형태를 따라 게이트 스페이서용 제1 절연막을 형성하는 단계; 상기 게이트 스페이스용 제1 절연막상에 게이트 스페이스용 보조절연막을 형성하는 단계; 상기 게이트 스페이스용 보조절연막상에 상기 제1 및 제2 게이트패턴이 매립될 수 있도록 제2 절연막을 형성하는 단계; 상기 게이트 스페이서용 제1 절연막을 식각베리어로 하여, 상기 제1 게이트패턴과 상기 제2 게이트패턴 사이에 매립된 상기 제2 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계; 상기 콘택홀의 내부에 노출된 상기 게이트 스페이서용 보조 절연막 상에 게이트 스페이스용 제3 절연막을 소정 두께로 형성하는 단계; 및 상기 기판이 노출되도록 하기 위해 상기 콘택홀의 바닥에 형성된 상기 제1 절연막, 보조절연막 및 제3 절연막을 선택적으로 제거하는 단계를 포 함하는 반도체 장치의 제조방법을 제공한다.
또한, 기판상에 게이트절연막/게이트전극막을 각각 포함하는 제1 게이트 패턴과 제2 게이트 패턴을 형성하는 단계; 상기 제1 및 제2 게이트 패턴의 형태를 따라 게이트 스페이서용 제1 절연막을 형성하는 단계; 상기 제1 절연막을 선택적으로 제거하여 상기 제1 및 제2 게이트 패턴의 측벽에 각각 제1 스페이서를 형성하는 단계; 상기 제1 스페이스 상에 절연막을 이용하여 보조 스페이스를 형성하는 단계; 상기 제1 및 제2 게이트패턴이 매립될 수 있도록 제2 절연막을 형성하는 단계; 상기 게이트 제1 스페이서 및 상기 보조 스페이서를 식각베리어로 하여, 상기 제1 게이트패턴과 상기 제2 게이트패턴 사이의 기판영역이 노출될 수 있도록 상기 제2 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계; 상기 콘택홀의 바닥에 노출된 기판영역과 상기 콘택홀의 측벽에 노출된 상기 보조 스페이서 상에 게이트 스페이스용 제3 절연막을 소정 두께로 형성하는 단계; 및 상기 기판이 노출되도록 하기 위해 상기 콘택홀의 바닥에 형성된 상기 제3 절연막을 선택적으로 제거하여, 상기 보조 스페이서 상에 제2 스페이서를 형성시키는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
(제1 실시예)
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 게이트 절연막(22), 게이트 전극막(23) 및 게이트 하드마스크(24)의 순서로 적층된 게이트 패턴을 형성한다.
게이트 패턴 형성 방법은 먼저 반도체 기판(21) 상에 게이트 절연막(22)을 형성한다. 게이트 절연막(22) 상에 게이트 전극막(23) 및 게이트 하드마스크(24)를 차례로 증착한다. 이어서 게이트 하드마스크(24) 상에 게이트 전극을 패터닝하기 위한 포토레지스트 패턴(도시 생략)을 형성한다. 포토레지스트 패턴을 식각마스크로 게이트 하드마스크(24)를 식각하고, 포토레지스트 패턴을 제거한다. 이어서 게이트 하드마스크(24)를 식각마스크로 이용하여 게이트 전극막(23) 및 게이트 절연막(22)을 한번의 식각공정으로 패터닝한다.
이어서, 게이트 패턴을 이온주입베리어로 고농도 이온 주입을 실시하여 소스/드레인 영역(28)을 형성한다.
이어서, 게이트 패턴을 포함하는 전면에 게이트 패턴의 측벽스페이서로 사용될 버퍼 산화막(25)과 게이트 스페이서용 질화막(26)을 게이트 패턴의 형태를 따라 차례로 증착한다.
이 때, 게이트 스페이서용 질화막(26)의 경우 후속공정에서 식각정지막의 역할과, 하단의 LDD 영역(28a)에 형성을 고려하여 두께를 정한다. 여기서는 50Å∼250Å의 두께 범위로 형성하며, 특히 80 ~ 120Å로 하는 것이 바람직하다.
이어서, 게이트 패턴을 이온 주입 베리어로 LDD 이온 주입을 실시하여 LDD 영역(28a)을 형성한다.
이어서, 게이트 패턴이 매립될 수 있도록 산화막 계열의 층간절연막(29)을 증착한다. 층간절연막(29)은 산화막 계열의 절연막을 이용한다. 예로 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phospho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용할 수 있다.
이어서, 층간절연막(29) 상에 게이트 패턴과 게이트 패턴 사이에 콘택홀을 형성하기 위한 마스크 패턴으로 포토레지스터 패턴(도시하지 않음)을 형성한다. 이 때 형성될 콘택홀은 셀프얼라인 콘택홀 형태로 형성되기 때문에, 포토레지스터 패턴이 형성될 콘택홀보다 더 큰 폭을 가지고 형성된다.
이어서 포토레지스터 패턴을 식각 베리어로 이용하여 층간절연막(29)을 선택적으로 제거하여 콘택홀(31)을 형성한다. 층간절연막(29)의 식각은 산화막(oxide)과 질화막(nitride)의 선택비가 발생하는 특징을 이용하는데, C4F6, C5F8, C4F8, C3F3과 같은 CxFy 계열의 케미컬을 식각 가스로 사용하여 식각을 실시한다. 이 때 게이트 패턴상에 형성된 게이트 스페이서용 질화막(26)이 식각정지막 역할을 하게 된다. 도시된 바와 같이, 게이트 패턴상에 형성된 게이트 스페이서용 질화막이 콘택홀 공정이후에 일부 노출되어있다. 포토레지스터 패턴이 콘택홀(31)보다 더 큰 폭 을 가지고 형성되더라도, 식각정지막 역할을 하는 게이트 패턴상에 형성된 게이트 스페이서용 질화막(26) 때문에 원하는 폭의 콘택홀을 형성할 수 있게 되는 것이다.
여기서 살펴보면, 게이트 스페이서 질화막(26)이 한번의 공정으로 하나의 막으로 형성된 상태에서 콘택홀 형성 공정을 진행하기 때문에, 게이트 패턴과 게이트 패턴간이 간격이 실질적으로 더 넓은 상태에서 콘택홀 형성공정을 진행하게 된다. 따라서 보다 여유있는 마진을 가지고 공정을 진행할 수 있다. 즉 종래기술보다 게이트 패턴간 간격은 게이트 스페이서용 질화막 두께의 2배만큼 증가하게 되는 것이다.
여기서 제1 질화막 상에 추가적으로 보조 질화막(도면 미도시)을 형성하는 공정을 추가할 수 있다. 이 때 추가되는 보조 질화막은 제1 질화막이나 후속공정에서 제1 질화막상에 형성될 제2 질화막보다는 얇게 형성한다. 그 범위는 50~150A 범위가 바람직하다. 이 때 보조질화막은 층간절연막(29)으로 BPSG막등을 사용하는 경우 소스/드레인에 주입된 불순물, 예를 들어 붕소(Boron)등이 열공정등으로 기판(21)내로 확산되는 것을 방지하는 역할을 강화하기 위해 형성한 막이다.
도 2b에 도시된 바와 같이, 콘택홀의 형태를 따라 게이트 스페이서 제2 질화막(30)을 증착한다.
여기서 게이트 스페이스용 제2 질화막(30)의 두께를 정하는 첫번째 기준은 식각베리어로 사용되어 남아있는 게이트 스페이서용 제1 질화막(26)의 두께와 게이트 스페이스용 제2 질화막(30)의 두께를 합한 두께가, 후속 콘택플러그 공정에서 게이트 패턴이 노출되지 않을 수 있을 정도를 고려하여 정해진다.
또한, 게이트 스페이스용 제2 질화막(30)의 두께를 정하는 두번째 기준은 식각베리어로 사용되어 남아있는 게이트 스페이서용 제1 질화막(26)의 두께와 게이트 스페이스용 제2 질화막(30)의 두께를 합한 두께가, 게이트패턴이 포함되는 모스트랜지스터의 누설전류 특성에 따라 그 두께가 정해진다. 위의 두가지 경우를 적절히 고려하여 게이트 스페이스용 제2 질화막(30)의 두께를 정하면 된다.
이어서 도 2c에 도시된 바와 같이, 식각공정을 실시하여 콘택홀의 바닥에 있는 게이트 스페이서 제1 질화막(26)과 제2 질화막(30)과 버퍼 산화막(25)을 제거하고 콘택홀(31)을 형성한다. 따라서 게이트 패턴의 측벽에는 게이트 스페이서 제2 질화막(30a)/게이트 스페이서 질화막(27a)/버퍼 산화막(26a)으로 형성된 게이트 스페이서가 완성되는 것이다. .
이상에서 살펴본 바와 같이 게이트 패턴의 스페이서를 산화막/질화막의 2중 구조로 먼저 형성하고, 게이트패턴 사이의 콘택홀을 형성한 다음, 스페이서 질화막을 형성함으로써, 콘택홀을 형성할 때 게이트 패턴간 간격이 증가하게 된다. 이는 콘택홀 내부의 종횡비가 대폭 개선되어 후속공정이 보다 용이하게 진행할 수 있게 한다.
즉, 게이트패턴 사이의 콘택홀을 종횡비 감소로 게이트패턴 사이의 콘택홀의 오픈 마진이 크게 증가하게 된다. 또한, 종횡비의 감소로 게이트패턴 사이의 콘택홀을 층간절연막으로 매립할 때도 갭필 마진이 증가한다.
이는 본 발명에 의해서 80㎚ 반도체 공정기술 이하의 반도체 장치에서도 충분히 게이트패턴 사이의 콘택홀을 안정적으로 형성할 수 있게 됨을 의미한다.
본 발명은 반도체 장치의 종류와 무관하며 게이트 패턴의 측벽 스페이서로 실리콘산화막/실리콘질화막이 적층된 형태의 스페이서를 사용하는 모든 반도체 장치에 적용 가능하다.
(제2 실시예)
도 3a 내지 도 3e는 본 발명의 바람직한 제2 실시예에 따른 반도체 장치의 제조방법을 나타내는 도면이다. 여기서, 도 3a 내지 도 3e에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 수행하는 동일 요소이다.
도 3a에 도시된 바와 같이, 제2 실시예에 따른 반도체 장치의 제조방법은 소자분리막(미도시)과 웰(미도시) 등이 형성된 반도체 기판(110) 상에 게이트 절연막(111), 게이트 전극층(112) 및 게이트 하드마스크(113)가 적층된 게이트 패턴(114)을 형성한다. 이때, 게이트 절연막(111)은 실리콘산화막 등의 통상적인 산화막 계열의 물질을 이용한다. 게이트 전극층(112)은 도전성 폴리실리콘, 텅스텐 W, 텅스텐 질화막 WN 및 텅스텐실리사이드 WSiX(X는 자연수)중에서 선택된 어느 하나의 물질 또는 이들의 조합 형태를 이용하여 형성한다. 또한, 게이트 하드마스크(113)는 후속공정에서 게이트 패턴과 게이트 패턴사이에 컨택플러그를 형성하기 위한 식각공정시 게이트 전극층을 보호하기 위한 막이다.
따라서 게이트 패턴과 게이트 패턴사이에 컨택플러그를 형성하기 위해 식각하게 되는 절연막과 식각선택비가 현저하게 차이나는 물질을 사용한다.
예컨대, 절연막으로 산화막 계열을 사용할 경우에는 게이트 하드마스크(113)로는 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON) 등의 질화막 계열의 물질을 사용한다. 또한 절연막으로 폴리머계 저유전율막을 사용할 경우에는 게이트 하드마스크(113)으로는 산화막 계열의 물질을 사용한다.
이어서, 이온주입공정을 진행하여 게이트 패턴과 게이트 패턴의 사이에 이웃하는 기판영역에 소오스/드레인 접합영역(미도시)을 형성한다.
이어서, 게이트 패턴(114)을 포함한 전체 구조 상부의 단차를 따라 선택적 산화막(미도시)과 버퍼 산화막(115)을 형성한다. 이어서 버퍼 산화막(15) 상부의 단차를 따라 게이트 스페이서용 제1 질화막(116)을 증착한다. 이때, 게이트 스페이스용 제1 질화막(116)은 50Å 내지 250Å의 두께 범위로 증착하며, 특히 120 ~ 250A 범위로 형성하는 것이 바람직하다.
이어서, 게이트 스페이스용 제1 질화막(116) 상에 포토레지스트(미도시)를 도포한 후, 포토마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(117)을 형성한다.
이어서, 포토레지스트 패턴(117)을 식각마스크로 이용한 식각공정(118)을 실시하여 게이트 패턴(114)와 게이트 패턴사이의 제1 질화막(116) 및 버퍼 산화막(115)을 제거한다. 그 결과로서 게이트 패턴(114) 사이의 기판(110)을 노출시키는 영역(119)이 형성된다. 전술한 바와 같이 노출되는 기판영역에는 소오스/드레인 접합영역이 형성되어 있다. 여기서, 식각공정(118)은 CXFY(X,Y는 1 내지 10), CHF3, Ar, O2 및 CO중에서 적어도 하나를 선택하여 실시한다.
여기서 제1 질화막(115) 상에 추가적으로 보조 질화막(도면 미도시)을 형성하는 공정을 추가할 수 있다. 이 때 추가되는 보조 질화막은 제1 질화막(115)이나 후속공정에서 제1 질화막(115)상에 형성될 질화막보다는 얇게 형성한다. 그 범위는 50~150A 범위로 형성하며, 특히 80 ~ 120A가 바람직하다. 이 때 보조질화막은 후속공정에서 형성될 층간절연막으로 BPSG막등을 사용하는 경우 소스/드레인에 주입된 불순물, 예를 들어 붕소(Boron)등이 열공정등으로 기판(110)내로 확산되는 것을 방지하는 역할을 강화하기 위해 형성한 막이다. 즉, 여기서 보조질화막이 보조 스페이서 역할을 하게 된다.
r이어서, 도 3b에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(117)을 제거한다. 이어서 게이트 패턴(114)가 매립되도록 층간절연막(120)을 증착한다. 여기서는, 층간절연막(120)은 실리콘산화막 계열의 물질로 형성한다. 예컨대, 층간 절연막(120)은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, PECVD(Plasma Enhanced Chemical Vapor Deposition)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organic Silicate Glass)막 중 어느 하나를 이용하여 단층막 또는 이들이 적층된 적층막중 적어로 하나를 선택하여 형성한다.
이어서, 도 3c에 도시된 바와 같이, 층간절연막(120) 상에 포토레지스트(미도시)를 도포한다. 포토마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(121)을 형성한다.
이어서, 포토레지스트 패턴(121)을 식각마스크로 이용하여, 식각공정(122)을 실시하여 게이트 패턴과 게이트패턴의 사이에 기판이 노출되도록 층간절연막(120)을 식각한다. 그 결과로서, 게이트 패턴(114) 간의 기판(110)에 형성된 소오스/드레인 접합영역(미도시)을 노출시키는 컨택홀(123)을 형성된다. 여기서, 식각공정(122)은 CXFY(X,Y는 1 내지 10) 가스를 이용하여 실시한다. 바람직하게는, CxFy 계열의 C4F6, C5F8, C4F8, C3F3 의 그룹에서 적어로 하나를 식각 가스로 사용하여 상기 콘택홀을 형성한다. 이 공정에서 제1 절연막이 게이트 패턴을 보호하는 역할을 하게 된다.
또한, 여기서의 식각공정(122)은 하드 마스크 패턴을 이용할 수도 있다. 예컨대, 포토레지스트 패턴을 통해 질화막, 아모르퍼스 카본 및 폴리 실리콘 중 어느 하나로 이루어진 하드마스크 패턴(미도시)을 형성하고, 스트립 공정을 통해 포토레지스트 패턴을 제거하고, 잔류하는 하드마스크 패턴을 식각마스크로 이용한 식각공정을 실시하게 된다.
이어서, 도 3d에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(121)을 제거한다. 컨택홀(123)을 포함한 층간절연막(120) 상부의 단차를 따라 게이트 스페이스용 제2 질화막(125)을 증착한다. 이어서, CMP(Chemical Mechanical Polishing) 공정을 실시하여 제2 질화막(125)이 콘택홀의 내부에만 남도록 한다. 이로써, 컨택홀(123)의 내벽을 따라 제2 질화막(125)이 형성된다.
여기서, 게이트 스페이스용 제2 질화막을 형성하는 소정 두께를 정하는 첫번째 기준으로는 게이트 스페이서용 제1 질화막(116)의 잔류 두께와 게이트 스페이스용 제2 질화막(125)의 두께를 합한 두께가, 후속 콘택플러그 공정에서 게이트 패턴(114)이 노출되지 않을 수 있도록 그 두께가 정해진다. 또한, 게이트 스페이스용 제2 질화막을 형성하는 소정 두께를 정하는 두번째 기준은 남아있는 게이트 스페이서용 제1 질화막의 두께와 상기 게이트 스페이스용 제2 질화막의 두께를 합한 두께가, 게이트패턴(114)을 포함하는 모스트랜지스터의 누설전류 특성에 따라 그 두께가 정해진다. 게이트 스페이스용 제2 질화막을 두께는 위의 두가지 기준을 고려하여 적절하여 진다.
이어서, 도 3e에 도시된 바와 같이, 에치백(etch back) 공정을 실시하여 콘택홀의 바닥에 있는 게이트 스페이스용 제2 질화막(125)을 제거한다. 이로써, 게이트 패턴(114)과 게이트 패턴간의 기판영역을 노출시키는 컨택홀(127)이 형성된다. 이어서, 도면에 도시되지는 않았지만, 컨택홀(123)이 매립되도록 도전물질을 매립하여 콘택플러그를 형성한다.
도 4는 본 발명의 바람직한 실시예에 의한 랜딩플러그 컨택 형성공정에 따라 형성된 컨택홀의 면적을 도시한 전자현미경 사진이다.
도 4를 참조하면, 본 발명의 바람직한 실시예에 따라 최종적으로 형성되는 컨택홀의 면적(W2,)은 53㎚로 앞서 언급한 종래 기술에서의 최종 컨택홀 면적(24㎚, 도 2 참조)보다 19㎚가 증가됨을 알 수 있다. 이에 따라, 컨택홀의 종횡비 또한 증가된다. 앞서 언급한 종래 기술에서의 컨택홀 내부 종횡비는 16.3:1에 달하는 반면 본 발명의 바람직한 실시예에서의 컨택홀 내부 종횡비는 8.6:1이 된다.
본 발명의 바람직한 실시예에 따르면, 스페이서용 제1 질화막 증착 후 소오스/드레인 접합영역을 노출시키는 컨택홀을 형성한다. 이어서 컨택홀이 매립되는 층간절연막을 증착한다. 이로 인해 컨택홀의 형성을 위한 마진이 증가되어 콘택홀이 같은 공정기술에서도 종래보다 너 넓게 형성된다. 이는 층간절연막의 갭필 마진이 확보됨을 의미한다.
즉, 앞서 언급한 종래 기술에서는 게이트 패턴이 형성된 전체 구조 상에 게이트 스페이스용 제1 질화막 및 게이트 스페이스용 제2 질화막 등을 증착한 후 층간절연막을 증착하였다. 그로 인해 게이트 패턴 간의 간격이 충분하지 못하여 층간절연막의 갭필 마진이 감소하였다. 그러나, 본 발명의 바람직한 실시예에서는 게이트 스페이서용 제1 질화막만을 먼저 증착한 후 층간절연막을 증착한다. 이로 인해 게이트 패턴 간의 간격이 상대적으로 넓어져 층간절연막의 갭필 마진을 확보할 수 있게 되며, 컨택홀 내부의 종횡비를 감소시킬 수 있는 것을 의미한다. 따라서, 컨택 낫 오픈 현상이 발생할 수 있는 문제점을 해결할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 게이트 스페이서를 버퍼 산화막/게이트 스페이서 질화막의 2중 구조를 형성한 후, 랜딩 플러그 콘택 식각을 진행한 후, 셀 스페이서 질화막을 증착함으로써, 콘택홀 내부의 종횡비를 개선하여 증착 마진을 향상시킬 수 있다.
또한, 종횡비의 감소로 산화막 자기 정렬 콘택 레시피의 오픈 마진이 크게 증가하게 되어 80㎚ 이하의 디바이스에서도 충분한 오픈 마진을 확보할 수 있다.
또한, 종횡비의 감소로 층간절연막 갭필 마진을 개선할 수 있는 효과를 얻을 수 있다.

Claims (46)

  1. 기판상에 게이트절연막/게이트전극막을 각각 포함하는 제1 게이트 패턴과 제2 게이트 패턴을 형성하는 단계;
    상기 제1 및 제2 게이트 패턴의 형태를 따라 게이트 스페이서용 제1 절연막을 형성하는 단계;
    상기 제1 절연막상에 상기 제1 및 제2 게이트패턴이 매립될 수 있도록 제2 절연막을 형성하는 단계;
    상기 게이트 스페이서용 제1 절연막을 식각베리어로 하여, 상기 제1 게이트패턴과 상기 제2 게이트패턴 사이에 매립된 상기 제2 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;
    상기 콘택홀의 내부에 노출된 상기 게이트 스페이서용 제1 절연막 상에 게이트 스페이스용 제3 절연막을 소정 두께로 형성하는 단계; 및
    상기 기판이 노출되도록 하기 위해 상기 콘택홀의 바닥에 형성된 상기 제1 및 제3 절연막을 선택적으로 제거하는 단계
    를 포함하는 반도체 장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 게이트 스페이서용 제1 절연막의 두께와 상기 게이트 스페이스용 제2 절연막의 두께를 합한 두께가, 후속 콘택플러그 공정에서 상기 제1 및 제2 게이트 패턴이 노출되지 않을 수 있도록 그 두께가 정해지는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제 1 항에 있어서,
    상기 게이트 스페이서용 제1 절연막의 두께와 상기 게이트 스페이스용 제2 절연막의 두께를 합한 두께가, 상기 제1 게이트패턴과 상기 제2 게이트패턴을 포함하는 모스트랜지스터의 누설전류 특성에 따라 그 두께가 정해지는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제 1 항에 있어서,
    상기 제1 및 제3 절연막은
    실리콘질화막 계열로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제 4 항에 있어서,
    상기 제2 절연막은
    실리콘산화막 계열로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제 1 항에 있어서,
    상기 콘택홀에 의해 노출된 기판에 도정성 불순물을 주입하여 도전성 불순물영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제 4 항에 있어서,
    상기 제1 절연막은 50Å∼250Å 두께로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제 1 항에 있어서,
    상기 콘택홀을 형성하는 단계는,
    CxFy 계열의 C4F6, C5F8, C4F8, C3F3 의 그룹에서 적어로 하나를 식각 가스로 사용하여 상기 콘택홀을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 1 항에 있어서,
    상기 제1 절연막은
    실리콘산화막과 실리콘질화막이 적층된 형태로 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 기판상에 게이트절연막/게이트전극막을 각각 포함하는 제1 게이트 패턴과 제2 게이트 패턴을 형성하는 단계;
    상기 제1 및 제2 게이트 패턴의 형태를 따라 게이트 스페이서용 제1 절연막을 형성하는 단계;
    상기 제1 절연막을 선택적으로 제거하여 상기 제1 및 제2 게이트 패턴의 측벽에 각각 제1 스페이서를 형성하는 단계;
    상기 제1 및 제2 게이트패턴이 매립될 수 있도록 제2 절연막을 형성하는 단계;
    상기 제1 스페이서를 식각베리어로 하여, 상기 제1 게이트패턴과 상기 제2 게이트패턴 사이의 기판영역이 노출될 수 있도록 상기 제2 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;
    상기 콘택홀의 바닥에 노출된 기판영역과 상기 콘택홀의 측벽에 노출된 상기 제1 스페이서상에 게이트 스페이서용 제3 절연막을 소정 두께로 형성하는 단계; 및
    상기 기판이 노출되도록 하기 위해 상기 콘택홀의 바닥에 형성된 상기 제3 절연막을 선택적으로 제거하여, 상기 제1 스페이서 상에 제2 스페이서를 형성시키 는 단계
    를 포함하는 반도체 장치의 제조방법.
  11. 제 10 항에 있어서,
    상기 게이트 스페이서용 제1 절연막의 두께와 상기 게이트 스페이스용 제2 절연막의 두께를 합한 두께가, 후속 콘택플러그 공정에서 상기 제1 및 제2 게이트 패턴이 노출되지 않을 수 있도록 그 두께가 정해지는 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제 10 항에 있어서,
    상기 게이트 스페이서용 제1 절연막의 두께와 상기 게이트 스페이스용 제2 절연막의 두께를 합한 두께가, 상기 제1 게이트패턴과 상기 제2 게이트패턴을 포함하는 모스트랜지스터의 누설전류 특성에 따라 그 두께가 정해지는 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 제 10 항에 있어서,
    상기 제1 및 제3 절연막은
    실리콘질화막 계열로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 제 13 항에 있어서,
    상기 제2 절연막은
    실리콘산화막 계열로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  15. 제 10 항에 있어서,
    상기 콘택홀에 의해 노출된 기판 영역에 도정성 불순물을 주입하여 도전성 불순물영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 제 10 항에 있어서,
    상기 제1 절연막은 120Å∼250Å 두께로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  17. 제 10 항에 있어서,
    상기 제1 절연막은
    실리콘산화막과 실리콘질화막이 적층된 형태로 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  18. 제 10 에 있어서,
    상기 제1 절연막을 선택적으로 제거하는 공정은 CXFY(X,Y는 1 내지 10), CHF3, Ar, O2 및 CO증 적어도 하나를 이용한 가스로 식각공정을 실시하는 것을 특징으로 하는 반도체 장치의 제조방법.
  19. 제 10 항에 있어서,
    상기 컨택홀은 형성하는 단계는 CXFY(X,Y는 1 내지 10)가스를 이용하여 식각공정을 실시하여 것을 특징으로 하는 반도체 장치의 제조방법.
  20. 제 19 항에 있어서,
    상기 CxFy 계열의 가스는 C4F6, C5F8, C4F8, C3F3 의 그룹에서 적어로 하나를 식각 가스로 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 기판상에 게이트절연막/게이트전극막을 각각 포함하는 제1 게이트 패턴과 제2 게이트 패턴을 형성하는 단계;
    상기 제1 및 제2 게이트 패턴의 형태를 따라 게이트 스페이서용 제1 절연막을 형성하는 단계;
    상기 게이트 스페이스용 제1 절연막상에 게이트 스페이스용 보조절연막을 형성하는 단계;
    상기 게이트 스페이스용 보조절연막상에 상기 제1 및 제2 게이트패턴이 매립될 수 있도록 제2 절연막을 형성하는 단계;
    상기 게이트 스페이서용 제1 절연막을 식각베리어로 하여, 상기 제1 게이트패턴과 상기 제2 게이트패턴 사이에 매립된 상기 제2 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;
    상기 콘택홀의 내부에 노출된 상기 게이트 스페이서용 보조 절연막 상에 게이트 스페이스용 제3 절연막을 소정 두께로 형성하는 단계; 및
    상기 기판이 노출되도록 하기 위해 상기 콘택홀의 바닥에 형성된 상기 제1 절연막, 보조절연막 및 제3 절연막을 선택적으로 제거하는 단계
    를 포함하는 반도체 장치의 제조방법.
  22. 제 21 항에 있어서,
    상기 게이트 스페이서용 제1 절연막의 두께와 상기 게이트 스페이스용 제2 절연막의 두께를 합한 두께가, 후속 콘택플러그 공정에서 상기 제1 및 제2 게이트 패턴이 노출되지 않을 수 있도록 그 두께가 정해지는 것을 특징으로 하는 반도체 장치의 제조방법.
  23. 제 21 항에 있어서,
    상기 게이트 스페이서용 제1 절연막의 두께와 상기 게이트 스페이스용 제2 절연막의 두께를 합한 두께가, 상기 제1 게이트패턴과 상기 제2 게이트패턴을 포함하는 모스트랜지스터의 누설전류 특성에 따라 그 두께가 정해지는 것을 특징으로 하는 반도체 장치의 제조방법.
  24. 제 21 항에 있어서,
    상기 제1 및 제3 절연막은
    실리콘질화막 계열로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  25. 제 24 항에 있어서,
    상기 제2 절연막은
    실리콘산화막 계열로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  26. 제 21 항에 있어서,
    상기 콘택홀에 의해 노출된 기판에 도정성 불순물을 주입하여 도전성 불순물영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  27. 제 24 항에 있어서,
    상기 제1 절연막은 50Å∼250Å 두께로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  28. 제 21 항에 있어서,
    상기 콘택홀을 형성하는 단계는,
    CxFy 계열의 C4F6, C5F8, C4F8, C3F3 의 그룹에서 적어로 하나를 식각 가스로 사용하여 상기 콘택홀을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  29. 제 21 항에 있어서,
    상기 제1 절연막은
    실리콘산화막과 실리콘질화막이 적층된 형태로 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  30. 제 21 항에 있어서,
    상기 게이트 스페이스용 보조절연막은
    상기 기판에 주입된 불순물의 확산을 방지 역할을 하는 것을 특징으로 하는 반도체 장치의 제조방법.
  31. 제 30 항에 있어서,
    상기 게이트 스페이스용 보조절연막은 실리콘질화막 계열로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  32. 제 30 항에 있어서,
    상기 게이트 스페이스용 보조절연막은
    50~150A 범위로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  33. 기판상에 게이트절연막/게이트전극막을 각각 포함하는 제1 게이트 패턴과 제2 게이트 패턴을 형성하는 단계;
    상기 제1 및 제2 게이트 패턴의 형태를 따라 게이트 스페이서용 제1 절연막을 형성하는 단계;
    상기 제1 절연막을 선택적으로 제거하여 상기 제1 및 제2 게이트 패턴의 측벽에 각각 제1 스페이서를 형성하는 단계;
    상기 제1 스페이스 상에 절연막을 이용하여 보조 스페이스를 형성하는 단계;
    상기 제1 및 제2 게이트패턴이 매립될 수 있도록 제2 절연막을 형성하는 단계;
    상기 게이트 제1 스페이서 및 상기 보조 스페이서를 식각베리어로 하여, 상기 제1 게이트패턴과 상기 제2 게이트패턴 사이의 기판영역이 노출될 수 있도록 상기 제2 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;
    상기 콘택홀의 바닥에 노출된 기판영역과 상기 콘택홀의 측벽에 노출된 상기 보조 스페이서 상에 게이트 스페이스용 제3 절연막을 소정 두께로 형성하는 단계; 및
    상기 기판이 노출되도록 하기 위해 상기 콘택홀의 바닥에 형성된 상기 제3 절연막을 선택적으로 제거하여, 상기 보조 스페이서 상에 제2 스페이서를 형성시키 는 단계
    를 포함하는 반도체 장치의 제조방법.
  34. 제 33 항에 있어서,
    상기 게이트 스페이서용 제1 절연막의 두께와 상기 게이트 스페이스용 제2 절연막의 두께를 합한 두께가, 후속 콘택플러그 공정에서 상기 제1 및 제2 게이트 패턴이 노출되지 않도록 그 두께가 정해지는 것을 특징으로 하는 반도체 장치의 제조방법.
  35. 제 33 항에 있어서,
    상기 게이트 스페이서용 제1 절연막의 두께와 상기 게이트 스페이스용 제2 절연막의 두께를 합한 두께가, 상기 제1 게이트패턴과 상기 제2 게이트패턴을 포함하는 모스트랜지스터의 누설전류 특성에 따라 그 두께가 정해지는 것을 특징으로 하는 반도체 장치의 제조방법.
  36. 제 33 항에 있어서,
    상기 제1 및 제3 절연막은
    실리콘질화막 계열로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  37. 제 36 항에 있어서,
    상기 제2 절연막은
    실리콘산화막 계열로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  38. 제 33 항에 있어서,
    상기 콘택홀에 의해 노출된 기판 영역에 도정성 불순물을 주입하여 도전성 불순물영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  39. 제 33 항에 있어서,
    상기 제1 절연막은 120Å∼250Å 두께로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  40. 제 33 항에 있어서,
    상기 제1 절연막은
    실리콘산화막과 실리콘질화막이 적층된 형태로 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  41. 제 33 에 있어서,
    상기 제1 절연막을 선택적으로 제거하는 공정은 CXFY(X,Y는 1 내지 10), CHF3, Ar, O2 및 CO증 적어도 하나를 이용한 가스로 식각공정을 실시하는 것을 특징으로 하는 반도체 장치의 제조방법.
  42. 제 33 항에 있어서,
    상기 컨택홀은 형성하는 단계는 CXFY(X,Y는 1 내지 10)가스를 이용하여 식각공정을 실시하여 것을 특징으로 하는 반도체 장치의 제조방법.
  43. 제 42 항에 있어서,
    상기 CxFy 계열의 가스는 C4F6, C5F8, C4F8, C3F3 의 그룹에서 적어로 하나를 식각 가스로 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  44. 제 33 항에 있어서,
    상기 게이트 스페이스용 보조절연막은
    상기 기판에 주입된 불순물의 확산을 방지 역할을 하는 것을 특징으로 하는 반도체 장치의 제조방법.
  45. 제 44 항에 있어서,
    상기 게이트 스페이스용 보조절연막은 실리콘질화막 계열로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  46. 제 45 항에 있어서,
    상기 게이트 스페이스용 보조절연막은
    50~150A 범위로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
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