KR100997434B1 - 리세스 게이트를 갖는 반도체 장치 제조 방법 - Google Patents
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Abstract
본 발명은 게이트 패턴과 랜딩 플러그 콘택 간에 단락이 발생하는 것을 방지할 수 있는 리세스 게이트를 갖는 반도체 장치 제조 방법을 제공하기 위한 것으로, 본 발명은 소자분리막이 구비된 기판에 리세스 패턴을 형성하는 단계; 상기 리세스 패턴을 매립하고 상기 기판 상부로 돌출되는 게이트 패턴을 형성하는 단계; 상기 기판 표면을 기준으로 상기 소자분리막에 형성된 리세스 패턴의 깊이보다 얕은 깊이로 상기 소자분리막을 리세스 시키는 단계; 상기 게이트 패턴을 포함하는 전체 구조 상에 식각장벽막을 형성하는 단계; 상기 식각장벽막 상에 상기 게이트 패턴 사이를 매립하는 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하는 단계; 상기 게이트 패턴 사이의 상기 기판을 오픈시키는 단계; 상기 게이트 패턴 사이를 매립하는 랜딩 플러그 콘택을 형성하는 단계를 포함하고, 소자분리막 내의 식각장벽막이 식각되는 것을 방지하여 세정공정시 소자분리막이 손실되는 것을 방지할 수 있는 효과 및 게이트 패턴과 랜딩 플러그 콘택 간에 단락이 발생하는 것을 방지할 수 있는 효과가 있다.
소자분리막, 단락, 리세스
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 리세스 게이트를 갖는 반도체 장치 제조 방법에 관한 것이다.
반도체 소자가 초고집적화 됨에 따라 게이트를 평탄한 활성영역 위에 형성하는 기존의 플라나 게이트(Planar Gate)배선 형성 방법은 게이트 채널길이(Gate channel Length)가 점점 작아지고 이온주입도핑(Implant Dopping)농도가 증가함에 따라 전계(Electric Filed) 증가에 의해 접합 누설전류(Junction Leakage)가 생겨 소자의 리프레시특성을 확보하기가 어렵다.
반도체 소자의 리프레시특성을 확보하기 위해, 게이트패턴 아래의 영역을 리세스(Recess) 시켜, 채널길이(Channel Length)를 증가시키는 3D 게이트 구조인 리세스 게이트 구조를 형성하는 기술이 제안되었다.
도 1a 내지 도 1c는 종래 기술에 따른 리세스 게이트를 갖는 반도체 장치 제 조 방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 기판(11)에 소자분리막(12)을 형성하여 활성영역을 정의하고, 소자분리막(12) 및 활성영역을 선택적으로 식각하여 리세스 패턴(13)을 형성한다.
도 1b에 도시된 바와 같이, 리세스 패턴(13)을 매립하면서 기판(11) 상부로 돌출되는 게이트 패턴(14)을 형성한다. 이때, 소자분리막(12)에 형성된 리세스 패턴(13)의 경우, 게이트 패턴(14)을 형성하기 전 세정공정에 의해 그 선폭이 증가될 수 있다.
이어서, 게이트 패턴(14)을 포함하는 전체 구조 상에 식각장벽막(15)을 형성하고, 게이트 패턴(14) 사이를 매립하는 층간절연막(16)을 형성한다.
도 1c에 도시된 바와 같이, 게이트 패턴(14) 사이의 층간절연막(16) 및 식각장벽막(15)을 식각하여 기판(11)을 오픈시킨 후, 도전물질을 매립하여 랜딩 플러그 콘택(17)을 형성한다.
위와 같이, 종래 기술은 리프레시 특성을 개선하기 위해 리세스 패턴(13)을 형성하고, 랜딩 플러그 콘택(17)을 형성하고 있다.
그러나, 종래 기술은 랜딩 플러그 콘택(17)을 형성하기 위해 기판(11)을 오픈시키는 공정 및 도전물질을 매립하기 전 세정공정에 의해 소자분리막(12)이 손실되어, 게이트 패턴(14)과 랜딩 플러그 콘택(17) 간에 단락(100)이 발생하는 문제점이 있다.
더욱이, 게이트배선의 피치 사이즈가 줄어듬에 따라 식각장벽막(15)이 얇아 지면서 단락이 발생하는 문제점은 더욱 심해지며, 식각장벽막(15)의 두께를 단락이 발생하지 않을 만큼 즉, 게이트 패턴(14)과 랜딩 플러그 콘택(17) 간의 거리가 충분히 확보되도록 형성하는 경우, 콘택 오픈 면적을 확보하기 어렵기 때문에 식각장벽막(15)의 두께 증가에는 한계가 있다.
도 2는 종래 기술에 따른 리세스 게이트를 갖는 반도체 장치를 나타내는 TEM사진이다.
도 2를 참고하면, 소자분리막 내에 매립된 리세스 게이트와 랜딩 플러그 콘택 간에 단락(100)이 발생한 것을 알 수 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 게이트 패턴과 랜딩 플러그 콘택 간에 단락이 발생하는 것을 방지할 수 있는 리세스 게이트를 갖는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 리세스 게이트를 갖는 반도체 장치 제조 방법은 소자분리막이 구비된 기판에 리세스 패턴을 형성하는 단계; 상기 리세스 패턴을 매립하고 상기 기판 상부로 돌출되는 게이트 패턴을 형성하는 단계; 상기 기판 표면을 기준으로 상기 소자분리막에 형성된 리세스 패턴의 깊이보다 얕은 깊이로 상기 소자분리막을 리세스 시키는 단계; 상기 게이트 패턴을 포함하는 전체 구조 상에 식각장벽막을 형성하는 단계; 상기 식각장벽막 상에 상기 게이트 패턴 사이를 매립하는 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하는 단계; 상기 게이트 패턴 사이의 상기 기판을 오픈시키는 단계; 상기 게이트 패턴 사이를 매립하는 랜딩 플러그 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 소자분리막을 리세스 시키는 단계는, 상기 소자분리막에 대한 상기 기판 및 질화막의 선택비를 최대화하는 조건으로 진행하는 것을 특징으로 한다.
또한, 상기 소자분리막을 리세스 시키는 단계는, 건식식각, 습식식각 또는 이들의 조합으로 진행하는 것을 특징으로 한다.
또한, 상기 건식식각은 전면식각으로 진행하는 것을 특징으로 한다.
또한, 상기 건식식각은 불화탄소 가스를 사용하여 진행하는 것을 특징으로 한다.
또한, 상기 불화탄소 가스는 C/F의 조성비가 2/3∼1인 가스를 사용하여 진행하는 것을 특징으로 한다.
또한, 상기 소자분리막을 리세스 시키는 단계는, 상기 불화탄소 가스에 산소를 첨가하여 진행하는 것을 특징으로 한다.
또한, 상기 습식식각은 HF를 포함한 용액으로 진행하는 것을 특징으로 한다.
또한, 상기 층간절연막은 산화막을 포함하는 것을 특징으로 한다.
또한, 상기 층간절연막을 식각하는 단계는, 자기정렬콘택식각으로 진행하는 것을 특징으로 한다.
또한, 상기 식각장벽막은 질화막을 포함하는 것을 특징으로 한다.
상술한 본 발명의 리세스 게이트를 갖는 반도체 장치 제조 방법은 소자분리막을 일정깊이 리레스 시켜서, 식각장벽막의 전면식각시 소자분리막 내의 식각장벽막이 식각되는 것을 방지할 수 있는 효과가 있다.
또한, 소자분리막 내의 식각장벽막이 식각되는 것을 방지하여 세정공정시 소자분리막이 손실되는 것을 방지할 수 있는 효과가 있다.
따라서, 게이트 패턴과 랜딩 플러그 콘택 간에 단락이 발생하는 것을 방지할 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 리세스 게이트를 갖는 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, 기판(21)에 소자분리막(22)을 형성한다. 기판(21)은 DRAM공정이 진행되는 반도체(실리콘) 기판일 수 있고, 소자분리막(22)은 활성영역을 정의하기 위한 것으로, STI(Shallow Trench Isolation) 공정으로 형성할 수 있다. 구체적으로, 소자분리막(22)을 형성하는 방법은 먼저 기판(21) 상에 패드산화막 및 패드질화막을 형성한 후, 감광막 패턴을 형성하여 소자분리 영역을 정의하고, 감광막 패턴을 식각장벽으로 패드질화막 및 패드산화막을 식각한다. 다음으로, 감광막 패턴을 제거하고, 패드질화막을 식각장벽으로 기판(21)을 소정량 건식식각하여 트렌치를 형성한다. 다음으로, 트렌치 내에 열산화막, 라이너질화막 및 라이너산화막을 순차적으로 형성한 후, 절연막을 매립하고, 패드질화막의 표면이 드러나는 타겟으로 평탄화한다. 마지막으로, 패드질화막을 제거하여 소자분리막(22)을 형성할 수 있다. 이때, 트렌치에 매립되는 절연막은 소자의 고집적화에 따라 트렌치 내부를 잘 채울 수 있는 SOD(Spin On Dielectric)막을 포함할 수 있 다. 절연막으로 SOD막을 적용하는 경우, 막의 치밀화를 위해 열처리를 진행할 수 있다.
이어서, 소자분리막(22)을 포함하는 기판(21) 상에 마스크 패턴(23)을 형성한다. 마스크 패턴(23)은 기판(21) 상에 감광막을 코팅(Coating)하고, 노광 및 현상으로 리세스 패턴영역이 오픈되도록 패터닝하여 형성할 수 있다. 마스크 패턴(23)은 라인타입(Line type) 또는 바타입(Bar type) 등으로 형성될 수 있으며 식각마진(Etch Margin)을 확보하기 위해 감광막 형성 전에 하드마스크를 추가로 형성할 수 있다.
도 3b에 도시된 바와 같이, 마스크 패턴(23)을 식각장벽으로 기판(21)을 식각하여 리세스 패턴(24)을 형성한다. 리세스 패턴(24)은 소자분리막(22)과 소자분리막(22)에 의해 정의된 활성영역에 모두 형성될 수 있다. 리세스패턴(24)은 채널길이(Channel Length)를 증가시켜 리프레시(Refresh) 특성을 개선하기 위한 것으로, 본 발명에서는 'Ｕ'자형으로 형성하고 있으나, 'Ｕ'자형 외에 다각형의 리세스패턴(23)으로도 형성할 수 있다.
이어서, 마스크 패턴(23)을 제거한다. 마스크 패턴(23)이 감광막인 경우 산소 스트립으로 진행할 수 있다.
도 3c에 도시된 바와 같이, 리세스 패턴(24)을 매립하고, 기판(21) 상부로 돌출되는 게이트 패턴(25)을 형성한다. 게이트 패턴(25)은 제1전극(25A), 제2전극(25B) 및 게이트하드마스크(25C)의 적층구조일 수 있고, 제1전극(25A)은 폴리실리콘전극일 수 있고, 제2전극(25B)은 금속전극으로 텅스텐 또는 텅스텐실리사이드 를 포함할 수 있으며, 게이트하드마스크(25C)는 질화막을 포함할 수 있다.
게이트 패턴(25)을 형성하기 전에, 세정공정 및 게이트절연막 형성공정을 진행할 수 있다. 세정공정은 HF용액을 사용한 습식세정으로 진행할 수 있으며, 세정공정에 의해 산화막질인 소자분리막(22)이 일부 손실되어 소자분리막(22)에 형성된 리세스 패턴(24)의 폭이 증가될 수 있다. 게이트절연막은 게이트 패턴(25)과 기판(21) 간의 절연을 위한 것으로, 산화막으로 형성할 수 있다. 산화막은 열산화막 또는 플라즈마 산화막 등을 포함할 수 있다.
도 3d에 도시된 바와 같이, 소자분리막(22A)을 일정깊이 리세스(Recess) 시킨다. 이때, 소자분리막(22A)은 소자분리막(22A) 내의 리세스 패턴(24) 깊이보다 얕고, 후속 랜딩 플러그 콘택을 위한 자기정렬 콘택식각시 과도식각의 깊이보다 깊게 형성할 수 있다. 소자분리막(22A)의 리세스 깊이는 리세스 패턴(24)의 깊이 등에 따라 달라질 수 있다.
소자분리막(22A)의 리세스는 산화막에 대한 기판(21) 및 질화막의 선택비를 최대화하는 조건으로 진행한다. 소자분리막(22A)의 리세스는 건식식각, 습식식각 또는 이들의 조합으로 진행할 수 있다.
건식식각은 고밀도 플라즈마 식각장치에서 전면식각으로 진행할 수 있다. 또한, 불화탄소 가스로 진행할 수 있다. 특히, 불화탄소 가스는 C/F의 조성비가 2/3∼1인 가스를 사용하여 진행할 수 있다. 바람직하게는, C4F6 또는 C6F6를 사용하여 진행할 수 있다. 또한, 식각의 용이성을 위해 산소가스를 첨가할 수 있으며, 이때 산소가스는 불화탄소 가스 유량의 10％이하가 되도록 조절한다. 예컨대, 불화탄소 가스를 100sccm의 유량으로 사용하는 경우, 산소가스는 10sccm의 유량을 넘지 않는 범위 내에서 첨가할 수 있다.
습식식각은 HF를 포함한 용액으로 진행할 수 있다.
소자분리막(22A)을 리세스 하기 위해 건식식각 또는 습식식각을 단독으로 진행할 수 있으며, 건식식각 후 습식식각을 진행하거나, 습식식각 후 건식식각을 진행할 수 있다.
도 3e에 도시된 바와 같이, 게이트 패턴(25)을 포함하는 전체구조 상에 식각장벽막(26)을 형성한다. 식각장벽막(26)은 후속 랜딩 플러그 콘택 형성을 위한 자기정렬 콘택홀 형성시 게이트 패턴(25)의 보호 및 기판(21)의 보호를 위한 것으로, 산화막과 선택비를 갖는 물질로 형성할 수 있으며, 바람직하게는 질화막으로 형성할 수 있다.
이어서, 식각장벽막(26) 상에 게이트 패턴(25) 사이를 매립하는 층간절연막(27, ILD;Inter Layer Dielectric)을 형성한다. 층간절연막(27)은 게이트 패턴(25) 사이를 충분히 매립하도록 게이트 패턴(25)의 높이보다 높은 두께로 산화막을 형성한 후, 식각장벽막(26)의 표면을 타겟으로 평탄화하여 형성할 수 있으며, 평탄화는 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 진행할 수 있다.
산화막은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, BSG(Boron Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성하거나, 이들이 적어도 2층 이상 적층된 적층막으로 형성할 수 있다. 또는, SOD(Spin On Dielectric)막과 같이 스핀 코팅(Spin Coating)방식으로 도포되는 막으로 형성할 수 있다. 바람직하게는, SOD막으로 형성할 수 있다.
층간절연막(27)을 SOD막으로 형성하는 경우, 치밀화를 위해 열처리를 진행할 수 있다.
층간절연막(27)은 기판(21)과 소자분리막(22A) 상부에 형성되는 두께가 각각 다른데 이는, 도 3d에서 소자분리막을 일부깊이 리세스 시켰기 때문이다.
도 3f에 도시된 바와 같이, 자기정렬 콘택식각(Self Aligned Contact Etch)으로 층간절연막(27)을 식각한다. 자기정렬 콘택식각은 소자의 고집적화에 따라 패터닝 마진을 확보하기 위해 산화막과 질화막의 선택비를 이용해 식각을 진행하는 공정이다.
자기정렬 콘택식각은 층간절연막(27)을 포함하는 전체구조 상에 감광막을 코팅하고, 노광 및 현상으로 랜딩 플러그 콘택 영역이 오픈되도록 패터닝하여 감광막 패턴을 형성한 후, 감광막 패턴을 식각장벽으로 층간절연막(27)을 식각하는 것이다. 이때, 게이트 패턴(25) 상에 형성된 식각장벽막(26)은 질화막질이며, 층간절연막(27)은 산화막질이므로, 게이트 패턴(25)의 손실없이 층간절연막(27)만 선택적으로 식각이 가능하다.
자기정렬 콘택식각은 고밀도 플라즈마 장치에서 진행할 수 있으며, C4F6를 포함한 플라즈마를 사용하여 진행할 수 있다. 자기정렬 콘택식각은 식각장벽막(26)에서 식각이 정지되는 타겟으로 진행하며, 식각장벽막(26) 상부에 층간절연막(27)이 잔류하지 않도록 과도식각을 진행할 수 있다.
한편, 소자분리막(22A)의 경우, 도 3d에서 소자분리막(22A) 내의 리세스 패턴(24) 깊이보다 얕고, 자기정렬 콘택식각시 과도식각의 깊이보다 깊도록 소자분리막(22A)을 리세스 시켰기 때문에, 자기정렬 콘택식각이 완료되는 시점에서 소자분리막(22A) 내에 매립된 층간절연막(27A)은 일부두께 잔류한다. 즉, 소자분리막(22A)에서는 식각장벽막(26)이 드러나지 않고, 층간절연막(27A)이 일부두께 잔류하는 형태가 된다.
도 3g에 도시된 바와 같이, 기판(21)의 활성영역을 오픈시킨다.
기판(21)의 활성영역을 오픈시키는 공정은 건식식각으로 진행할 수 있다. 건식식각은 질화막 식각가스로 진행할 수 있으며, 건식식각으로 인해 게이트 패턴(25)의 상부 및 기판(21) 상부의 식각장벽막(26)이 모두 식각되어 기판(21)의 활성영역이 오픈되며, 식각장벽막(26)은 게이트 패턴(25)의 측벽에 잔류한다.
한편, 소자분리막(22A)의 경우, 층간절연막(27A)이 식각장벽막(26)을 덮고 있으며, 건식식각시 선택비로 인해 산화막질의 층간절연막(27A)은 식각되지 않는다. 따라서, 소자분리막(22A)의 식각장벽막(26)은 식각되지 않고 그대로 잔류한다.
이어서, 세정공정을 진행할 수 있다. 세정공정은 기판(21) 상부의 자연산화 막을 제거하기 위한 것으로, HF용액을 사용한 습식세정으로 진행할 수 있다. 세정공정시 소자분리막(22A) 내에 잔류하는 층간절연막(27A)이 일부손실될 수 있으나, 선택비에 의해 식각장벽막(26)은 손실되지 않고 그대로 잔류한다. 따라서, 게이트 패턴(25)이 드러나는 것을 방지할 수 있다.
도 3h에 도시된 바와 같이, 게이트 패턴(25) 사이에 도전물질을 매립하여 랜딩 플러그 콘택(28, Landing Plug Contact)을 형성한다.
랜딩 플러그 콘택(28)은 게이트 패턴(25) 사이를 충분히 매립하도록 게이트 패턴(25)의 높이보다 높은 두께로 도전물질을 매립한 후, 게이트 패턴(25)이 드러나는 타겟으로 평탄화하여 형성할 수 있다. 평탄화는 에치백(Etch back) 또는 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 진행할 수 있다.
도전물질은 예컨대 폴리실리콘을 포함할 수 있다.
소자분리막(22A) 내에 형성된 식각장벽막(26)이 손실되지 않고 그대로 잔류함으로써, 세정공정시 소자분리막(22A)이 손실되는 것을 방지할 수 있다. 따라서, 소자분리막(22A)에 형성된 게이트 패턴(25)이 드러나는 것을 방지하여, 식각장벽막(26)의 두께 증가 없이도 게이트 패턴(25)과 랜딩 플러그 콘택(28) 간에 단락(Short)이 발생하는 것을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1c는 종래 기술에 따른 리세스 게이트를 갖는 반도체 장치 제조 방법을 설명하기 위한 공정 단면도,
도 2는 종래 기술에 따른 리세스 게이트를 갖는 반도체 장치를 나타내는 TEM사진,
도 3a 내지 도 3h는 본 발명의 실시예에 따른 리세스 게이트를 갖는 반도체 장치 제조 방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 기판 22 : 소자분리막
23 : 마스크 패턴 24 : 리세스 패턴
25 : 게이트 패턴 26 : 식각장벽막
27 : 층간절연막 28 : 랜딩 플러그 콘택
Claims (11)
- 소자분리막이 구비된 기판에 리세스 패턴을 형성하는 단계;상기 리세스 패턴을 매립하고 상기 기판 상부로 돌출되는 게이트 패턴을 형성하는 단계;상기 기판 표면을 기준으로 상기 소자분리막에 형성된 리세스 패턴의 깊이보다 얕은 깊이로 상기 소자분리막을 리세스 시키는 단계;상기 게이트 패턴을 포함하는 전체 구조 상에 식각장벽막을 형성하는 단계;상기 식각장벽막 상에 상기 게이트 패턴 사이를 매립하는 층간절연막을 형성하는 단계;상기 층간절연막을 식각하는 단계;상기 게이트 패턴 사이의 상기 기판을 오픈시키는 단계; 및상기 게이트 패턴 사이를 매립하는 랜딩 플러그 콘택을 형성하는 단계를 포함하는 리세스 게이트를 갖는 반도체 장치 제조 방법.
- 삭제
- 제1항에 있어서,상기 소자분리막을 리세스 시키는 단계는,건식식각, 습식식각 또는 이들의 조합으로 진행하는 리세스 게이트를 갖는 반도체 장치 제조 방법.
- 제3항에 있어서,상기 건식식각은 전면식각으로 진행하는 리세스 게이트를 갖는 반도체 장치 제조 방법.
- 제4항에 있어서,상기 건식식각은 불화탄소 가스를 사용하여 진행하는 리세스 게이트를 갖는 반도체 장치 제조 방법.
- 제5항에 있어서,상기 불화탄소 가스는 C/F의 조성비가 2/3∼1인 가스를 사용하여 진행하는 리세스 게이트를 갖는 반도체 장치 제조 방법.
- 제5항에 있어서,상기 소자분리막을 리세스 시키는 단계는,상기 불화탄소 가스에 산소를 첨가하여 진행하는 리세스 게이트를 갖는 반도체 장치 제조 방법.
- 제3항에 있어서,상기 습식식각은 HF를 포함한 용액으로 진행하는 리세스 게이트를 갖는 반도체 장치 제조 방법.
- 제1항에 있어서,상기 층간절연막은 산화막을 포함하는 리세스 게이트를 갖는 반도체 장치 제조 방법.
- 제9항에 있어서,상기 층간절연막을 식각하는 단계는,자기정렬콘택식각으로 진행하는 리세스 게이트를 갖는 반도체 장치 제조 방법.
- 제1항에 있어서,상기 식각장벽막은 질화막을 포함하는 리세스 게이트를 갖는 반도체 장치 제조 방법.
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