KR20090096996A - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
반도체 소자 및 그 제조 방법이 제공된다. 반도체 소자는 반도체 기판 내에 형성된 게이트용 트렌치, 게이트용 트렌치의 내벽에 컨포말하게 형성된 게이트 절연막, 게이트 절연막 상에서, 게이트용 트렌치의 일부를 채우는 게이트 패턴, 게이트 패턴 상에 형성된 게이트 캡핑 패턴 및 게이트 패턴 양측의 반도체 기판 내에 형성되고, 게이트 캐핑 패턴의 저면과 동일하거나, 게이트 캐핑 패턴의 저면보다 상부에 위치하는 저면을 갖는 불순물 영역을 포함한다.
매립, 게이트, GIDL
Description
본 발명은 반도체 소자 및 제조 방법에 관한 것으로서, 더욱 상세하게는 매립된 게이트 전극을 구비하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라, 반도체 소자에 형성되는 패턴들의 피치 또한 급격히 감소하고 있다. 특히, 트랜지스터의 사이즈가 감소함에 따라 채널 길이 또한 감소되어 숏 채널 효과(short channel effect)가 발생한다.
이에 따라, 트랜지스터의 사이즈는 감소시키면서 채널 길이를 증가시키기 위한 방법으로 리세스 채널(recess channel)을 갖는 트랜지스터가 도입되었다.
그런데, 리세스 채널을 갖는 트랜지스터의 경우, 숏 채널 효과를 개선시킬 수 있으나, 게이트 전극을 반도체 기판 상부로 돌출되게 형성하는 경우, 콘택 플러그 형성과 같은 후속 공정이 어려워질 수 있다. 그리고, 리세스된 채널의 모서리 부분에 전계가 집중될 수 있어 누설 전류를 야기할 수 있다.
이와 같은 한계들을 극복하기 위해, 반도체 기판 내에 게이트 전극을 형성하는 트랜지스터가 개발되고 있다.
그런데, 매립된 게이트 전극을 갖는 트랜지스터의 경우, 게이트 전극과 불순물 영역 간의 중첩되는 영역이 발생한다. 이에 따라 게이트 전극과 불순물 영역 사이의 직접적인 터널링에 의해 GIDL(Gate Induced Drain leakage)가 증가할 수 있다. 특히, DRAM과 같은 메모리 소자에서의 GIDL 증가는 리프레시 특성을 저하시킬 수 있다.
이에 따라, 본 발명이 해결하고자 하는 과제는 매립된 게이트 전극을 갖는 트랜지스터의 전기적 특성을 향상시킬 수 있는 반도체 소자를 제공하는데 있다.
또한, 본 발명이 해결하고자 하는 다른 기술적 과제는 이러한 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자는 반도체 기판 내에 형성된 게이트용 트렌치, 게이트용 트렌치의 내벽에 컨포말하게 형성된 게이트 절연막, 게이트 절연막 상에서, 게이트용 트렌치의 일부를 채우는 게이트 패턴, 게이트 패턴 상에 형성된 게이트 캡핑 패턴 및 게이트 패턴 양측의 반도체 기판 내에 형성되고, 게이트 캐핑 패턴의 저면과 동일하거나, 게이트 캐핑 패턴의 저면보다 상부에 위치하는 저면을 갖는 불순물 영역을 포함한다.
상기 해결하고자 하는 다른 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자 제조 방법은 반도체 기판 내에 게이트용 트렌치를 형성하고, 게이트용 트렌치의 내벽에 컨포말하게 게이트 절연막을 형성하고, 게이트 절연막 상에, 게이트용 트렌치의 일부를 채우는 게이트 패턴을 형성하고, 게이트 패턴 상에 게이트 캡핑 패턴을 형성하고, 게이트 패턴 양측의 상기 반도체 기판 내에 형성하되, 게이트 캐핑 패턴의 저면과 동일하거나, 상기 게이트 캐핑 패턴의 저면보다 상부에 위치하는 저면을 갖도록 불순물 영역을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
먼저, 도 1 및 도 2를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 구조에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 레이아웃도이며, 도 2는 본 발명의 일 실시예에 따른 단면도로서, 도 1의 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 1 및 도 2에 도시된 바와 같이, 반도체 기판(100)은 소자 분리막(103)에 의해 활성 영역(104)이 정의되어 있다.
보다 상세히 설명하면, 소자 분리막(103)은 반도체 기판(100)의 소정 영역 내에 형성된 소자 분리용 트렌치(미도시) 내에 매립된 절연 패턴을 나타낸다. 이러한 소자 분리막(103)은 반도체 기판(100) 내에 막대 형상의 활성 영역(104)들을 정의한다.
여기서, 활성 영역(104)들은 장축과 단축을 갖는 막대 형상을 가질 수 있으며, 반도체 소자의 디자인 룰에 따라, 사선(diagonal) 형태로 배치될 수 있다. 상세히 설명하면, 활성 영역(104)들은 반도체 기판(100) 내에 형성되는 매립된 게이트 라인(132)의 장축 방향에 대해 소정 각도(theta, 단, 0<theta<±90)의 기울기를 갖는다.
이와 같이, 활성 영역(104)들을 정의하는 소자 분리막(103)과 반도체 기판(100)의 계면에는 라이너막(101, 102)이 형성되어 있다. 라이너막은 산화막 라이너(101)와 질화막 라이너(102)가 순차적으로 형성된 구조를 가질 수 있다.
한편, 소자 분리막(103)에 의해 정의된 막대 형상의 활성 영역(104) 내에는, 활성 영역(104)들을 가로지르는 매립된 게이트 라인(132)들이 형성되어 있다.
즉, 게이트 라인(132)들은 활성 영역(104)을 가로지르며, 반도체 기판(100) 표면 아래로 리세스된 게이트용 트렌치 내에 형성되어 있다. 그리고, 게이트 라인(132)들의 상면은 활성 영역(104)의 평면보다 낮은 레벨에 위치한다.
그리고 게이트용 트렌치의 내벽과 게이트 라인(132)의 계면에는 게이트 절연막(122)이 개재되어 있다. 게이트 절연막(122)은 예를 들어, 실리콘 산화막 또는 고유전 물질(high-k) 등으로 이루어질 수 있다.
이러한 게이트 라인(132)들은 반도체 기판(100)의 활성 영역(104)들과, 상부 에 위치하는 게이트 캐핑 패턴(142)에 의해 반도체 기판(100) 내에 완전히 매립되어 있다. 게이트 라인(132)들 상부에 위치하는 게이트 캐핑 패턴(142)은 절연 물질로 이루어져 있으며, 반도체 기판(100)의 표면과 동일한 평면을 이루도록 형성되어 있다.
이와 같이, 반도체 기판(100) 내에 매립된 게이트 라인(132)들은 폴리실리콘막, 금속실리사이드막, 금속막, 또는 이들의 복합막 등으로 이루어질 수 있다.
한편, 매립된 게이트 라인(132)들은 영역별로 다른 도전형의 폴리실리콘으로 이루어질 수 있다. 즉, 반도체 기판(100)은 NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역을 포함할 수 있으며, NMOS 트랜지스터 영역 내에 형성된 게이트 라인의 경우, N형 불순물이 도핑된 풀리실리콘으로 이루어지며, PMOS 트랜지스터 영역 내에 형성된 게이트 라인의 경우, P형 불순물이 도핑된 폴리실리콘으로 이루어진다.
이와 같이, 반도체 기판(100) 내에 매립된 게이트 라인(132)들의 양측의 활성 영역(104) 내에는 소스/드레인 영역인 불순물 영역(152, 154)이 형성되어 있다. 즉, 불순물 영역(152, 154)은 게이트 라인(132) 상에 위치하는 게이트 캐핑 패턴(142) 양측의 반도체 기판(100) 내에 형성되어 있다.
여기서, 게이트 라인(132)과 불순물 영역(152, 154) 간의 중첩되는 부분이 발생하지 않도록, 불순물 영역(152, 154)들은 게이트 라인(132) 상의 게이트 캐핑 패턴(142)의 저면과 동일하거나, 게이트 캐핑 패턴(142)의 저면보다 높은 위치에 저면을 갖도록 형성되어 있다.
다시 말해, 반도체 기판(100) 표면으로부터 게이트 캐핑 패턴(142)의 깊 이(T)보다, 반도체 기판(100) 표면으로부터 불순물 영역(152, 154)의 깊이(t)가 얕게 형성되거나, 동일하게 형성되어 있다. 따라서 게이트 라인(132)의 상면보다 위에 불순물 영역(152, 154)들이 형성되어 있다.
이어서, 매립된 게이트 라인(132)을 갖는 트랜지스터가 형성된 반도체 기판(100) 상에는 제 1 층간 절연막(160)이 위치하며, 제 1 층간 절연막(160) 내에는 불순물 영역, 즉, 소스 영역(152)과 선택적으로 연결되는 비트 라인용 콘택 플러그(162)가 위치할 수 있다. 그리고, 제 1 층간 절연막(160) 상에는 비트 라인용 콘택 플러그(162)와 전기적으로 연결되며, 하부의 게이트 라인(132)과 수직으로 배치되는 비트 라인(164)이 위치한다.
그리고, 제 1 층간 절연막(160) 상에는 제 2 층간 절연막(170)이 적층되어 있으며, 제 1 및 제 2 층간 절연막(160, 170)에 걸쳐 드레인 영역(154)과 연결되는 스토리지 노드용 콘택 플러그(172)가 형성되어 있다.
이와 같이, 불순물 영역(152, 154)이 매립된 게이트 라인(132)보다 상부에 형성되어 있어, 게이트 라인(132)과 불순물 영역(152, 154) 간의 중첩 영역이 발생하지 않는다. 그러므로, 게이트 라인(132)과 불순물 영역(152, 154) 사이의 직접적인 터널링 발생으로 인한 누설 전류가 발생하는 것을 방지할 수 있으며, DRAM 소자가 동작시에 비트 라인(164)에 인가되는 전압에 의해 불순물 영역(152)이 확산되더라도, 게이트 라인(132)과의 중첩 영역은 최소화될 수 있다.
따라서, 불순물 영역(152, 154)들 간의 유효 채널 길이를 증가시켜, 단 채널 효과를 방지함과 동시에, GIDL이 증가하는 것을 방지할 수 있어, DRAM 소자의 리프 레시 특성을 향상시킬 수 있다.
이하, 도 1 내지 도 10을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 대해 상세히 설명한다.
도 3 내지 도 10은 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 순서대로 나타내는 도면들로서, 도 1의 Ⅱ-Ⅱ'선을 따라 자른 단면도들이다.
먼저, 도 1 및 도 3을 참조하면, 반도체 소자를 형성하기 위한 반도체 기판(100)을 준비한다. 반도체 기판(100)으로는 벌크 실리콘, 벌크 실리콘-게르마늄 또는 이들 상에 실리콘 에피층 또는 실리콘-게르마늄 에피층을 포함하는 복합 구조의 기판일 수 있다.
이 후, 반도체 기판(100)에 STI(Shallow Trench Isolation) 공정을 수행하여 소자 분리막(102)을 형성한다. 이에 따라 반도체 기판(100)에 활성 영역(104)들을 정의할 수 있다.
보다 상세히 설명하면, 반도체 기판(100)의 소정 영역 내에 소자 분리용 트렌치(미도시)들을 형성할 때, 막대 형상의 활성 영역들(104)을 형성할 수 있도록 사진 및 식각 공정을 진행한다. 그리고, 반도체 소자의 집적도를 증가시키기 위해, 사선으로 활성 영역(104)들을 정의한다.
이와 같이 소자 분리용 트렌치를 형성한 다음에는, 상기 소자 분리용 트렌치의 내벽을 따라 컨포말하게 라이너막(101, 102)을 형성한다. 라이너막(101, 102)은 산화막 및 질화막으로 형성할 수 있다.
구체적으로, 소자 분리용 트렌치 내벽에 형성된 산화막 라이너(101)는 열산 화막일 수 있으며, 소자 분리용 트렌치를 형성할 때, 식각 공정으로 인한 반도체 기판(100)의 손상을 치유할 수 있다. 그리고, 산화막 라이너(101) 상에 형성된 질화막 라이너(102)는 산화막 라이너(101) 및 반도체 기판(100)을 후속 공정으로부터 보호하는 역할을 한다.
이 후, 라이너막(101, 102) 상에 절연 물질을 매립시키고 평탄화함으로써 소자 분리막(103)을 완성한다. 이 때, 소자 분리막(103)은 예를 들어, HDP(High Density Plasma) 산화막 또는 USG(Undoped Silica Glass) 산화막으로 형성될 수 있다.
다음으로, 활성 영역(104)이 정의된 반도체 기판(100) 상에 게이트용 트렌치를 형성하기 위한 하드 마스크 패턴(110)을 형성한다. 보다 상세히 설명하면, 활성 영역(104)이 정의된 반도체 기판(100) 상에 버퍼막(112), 제 1 마스크막(114) 및 제 2 마스크막(116)을 순차적으로 적층한다. 여기서, 버퍼막(112), 제 1 및 제 2 마스크막(114, 116)은 반도체 기판(100)에 대해 식각 선택비를 갖는 물질로 형성된다. 이와 동시에, 제 1 마스크막(114)과 제 2 마스크막(116)은 서로 다른 식각 선택비를 갖는 물질로 형성된다.
예를 들어, 버퍼막(112)은 실리콘 산화막 또는 고유전 물질로 형성할 수 있으며, 제 1 마스크막(114)은 게이트 도전막으로 이용되는 폴리실리콘막, 금속실리사이드막, 금속막, 또는 이들의 복합막 등으로 형성될 수 있다. 그리고, 제 2 마스크막(116)은 실리콘 질화막으로 형성할 수 있다.
이와 같이, 버퍼막(112), 제 1 및 제 2 마스크막(114, 116)을 형성한 후에 는, 버퍼막(112), 제 1 및 제 2 마스크막(114, 116)을 패터닝하여 마스크 패턴(110)을 완성한다. 이와 같이 형성된 마스크 패턴(110)은 활성 영역(104)들을 가로지르도록 반도체 기판(100)의 표면을 라인 형상으로 노출시킨다.
다음으로, 도 1 및 도 4를 참조하면, 마스크 패턴(110)을 이용하여 반도체 기판(100)을 일정 깊이 식각함으로써, 반도체 기판(100) 내에 게이트용 트렌치들(105)을 형성한다. 이 때, 게이트용 트렌치들(105)을 형성하기 위한 식각 공정은, 반도체 기판(100) 내에 형성된 소자 분리막(103) 및 라이너막(101, 102)에 대해 균일한 식각율을 나타내는 조건으로 진행되거나, 서로 다른 식각율을 나타내는 조건으로 진행될 수 있다.
이와 같이 형성된 게이트용 트렌치들(105)은 반도체 기판(100)에 정의된 활성 영역(104)들을 가로지름과 동시에, 소자 분리막(103)으로 연장되어 형성된다.
이어서, 도 1 및 도 5를 참조하면, 반도체 기판(100) 상에 게이트용 트렌치(105)의 내벽을 따라 컨포말하게 게이트 절연막(120)을 형성한다. 이 때, 게이트 절연막(120)은 증착 특성상 게이트용 트렌치(105)의 내벽뿐만 아니라 마스크 패턴(110)의 측벽 및 상면까지 형성될 수 있다. 이 때, 게이트 절연막(120)으로는 예를 들어, 실리콘 산화막 또는 고유전막으로 형성될 수 있다.
그리고 나서, 게이트 절연막(120) 상에 충분한 두께의 게이트 도전막(130)을 형성한다. 이에 따라, 반도체 기판(100) 내에 형성된 게이트용 트렌치(103) 내부가 게이트용 도전막(130)으로 매립될 수 있으며, 반도체 기판(100) 상에도 소정 두께의 게이트 도전막(130)이 형성될 수 있다. 여기서, 게이트 도전막(130)은 폴리실리 콘막, 금속실리사이드막, 금속막, 또는 이들의 복합막 등으로 형성될 수 있다.
한편, NMOS 및 PMOS 트랜지스터를 포함하는 반도체 소자를 형성할 경우, 듀얼 폴리게이트를 형성하기 위해, 게이트 도전막(130)을 형성시, 퓨어 폴리실리콘막을 형성한 후, 영역별로 불순물을 도핑하여 게이트 도전막(130)을 형성할 수도 있을 것이다.
다음으로, 도 1 및 도 6을 참조하면, 게이트 도전막(130)을 일부를 제거하여, 게이트용 트렌치(105) 내에 게이트 라인(132)을 완성한다.
즉, 게이트용 트렌치(105) 내에 소정 두께의 게이트 도전막(130)이 잔류할 때까지, 게이트 도전막(160)에 대해 전면 건식 식각 공정을 진행한다. 이러한 전면 식각 공정은 게이트용 트렌치(105)의 일부가 노출될 때까지 진행되므로 게이트 절연막(120) 및 마스크 패턴(110)의 일부도 함께 식각될 수 있다.
이와 같이 형성된 게이트 라인(132)들은 게이트용 트렌치(105)의 일부를 채우고 있으므로, 게이트 라인(132)들의 상면이 활성 영역(104)의 표면보다 낮게 위치한다. 그리고, 게이트용 도전막(130)에 대한 전면 이방성 식각을 통해 형성되므로, 게이트 라인(132)들은 게이트용 트렌치(105) 내에서 균일한 두께를 가질 수 있다.
매립된 게이트 라인(132)들을 형성한 다음에는, 반도체 기판(100) 상에 잔류하는 마스크 패턴(110)을 제거한다.
다음으로, 도 1 및 도 7을 참조하면, 게이트 라인(132)들 상에 게이트 캐핑 패턴을 형성하여, 게이트 라인(132)들을 반도체 기판(100) 내에 완전히 매립시킨 다.
즉, 내부에 게이트 라인(132)이 형성된 게이트용 트렌치(105)를 완전히 매립시킬 수 있도록 반도체 기판(100) 상에 캡핑막을 형성한다. 그리고, 반도체 기판(100)의 표면이 노출될 때까지 캡핑막을 평탄화하여, 게이트 라인(132) 상에 게이트 캡핑 패턴(142)을 형성한다. 이에 따라 게이트 캡핑 패턴(142)은 반도체 기판(100)의 표면과 동일한 평면을 형성한다. 이러한 게이트 캡핑 패턴(142)은 실리콘 산화막 또는 실리콘 질화막 등으로 형성할 수 있다.
이와 같이 형성되는 게이트 캡핑 패턴(142)은 게이트 라인(132)의 두께에 따라 그 두께가 달라질 수 있으며, 게이트 캡핑 패턴(142)의 두께에 따라 불순물 영역(152, 154) 형성시 불순물의 이온 주입 공정 조건이 달라질 수 있다.
다음으로, 도 1 및 도 8을 참조하면, 매립된 게이트 라인(132) 양측의 활성 영역(104)으로 불순물을 이온 주입하여, 불순물 영역들(152, 154)을 형성한다. 불순물을 반도체 기판(100) 내에 이온 주입할 때, 불순물 영역(152, 154)이 게이트 라인(132)의 측벽과 오버랩되지 않도록 공정 조건들을 조정한다. 즉, 불순물을 게이트 캐핑 패턴(142)의 두께와 동일하거나, 게이트 캐핑 패턴(142)의 두께보다 얕게 도핑하여 불순물 영역(152, 154)을 형성한다.
이 후, 도 1 및 도 9에 도시된 바와 같이, 반도체 기판(100) 상에 제 1 층간 절연막(110)을 형성한다. 제 1 층간 절연막(160)은 BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 또는 HDP(High Density Plasma) 등과 같이 실리콘 산화막 중 선택된 물질을 증착하여 형성할 수 있다.
그리고 나서, 제 1 층간 절연막(160)에 대해 통상의 사진 식각 공정을 실시하여 하부의 불순물 영역(152)들을 선택적으로 노출시키는 콘택 홀을 형성한다. 즉, 소스 및 드레인 영역을 포함하는 불순물 영역(152, 154)들 중 소스 영역을 노출시킨다.
이어서, 상기 콘택 홀 내에 도전 물질을 매립하여 비트 라인용 콘택 플러그를 형성한다. 비트 라인용 콘택 플러그 형성시, 제 1 층간 절연막 상에 비트 라인(164)들을 함께 형성할 수도 있다.
즉, 제 1 층간 절연막(160) 상에 하부의 게이트 라인(132)들에 대해 수직으로 배치된 비트 라인(164)들을 형성한다.
계속해서, 도 1 및 도 10에 도시된 바와 같이, 제 1 층간 절연막(160) 상에 제 2 층간 절연막(170)을 증착하고, 제 1 및 제 2 층간 절연막(160, 170)에 걸쳐 사진 식각 공정을 진행하여, 비트 라인(164)과 전기적으로 연결되지 않은 불순물 영역(154)들을 노출시키는 콘택 홀들을 형성한다. 즉, 불순물 영역들 중 드레인 영역(154)이 노출될 수 있다.
그리고 나서, 제 1 및 제 2 층간 절연막(160, 170)에 걸쳐 형성된 콘택 홀 내에 도전 물질을 매립시켜 스토리지 콘택 플러그(172)를 완성할 수 있다.
이와 같이, 비트 라인 및 스토로지 콘택 플러그(162, 172)를 통해 전압이 인가되는 불순물 영역들(152, 154)은 매립된 게이트 라인(132)과 오버랩되어 있지 않으므로, 반도체 소자가 동작하지 않을 때, 불순물 영역(152, 154)과 게이트 라 인(132) 간의 전기적 터널링으로 누설 전류가 발생하는 것을 방지할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 레이아웃도이다.
도 2는 본 발명의 일 실시예에 따른 단면도로서, 도 1의 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 3 내지 도 10은 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 순서대로 나타내는 도면들로서, 도 1의 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
<도면의 주요 부분에 관한 부호의 설명>
100: 반도체 기판 101: 산화막 라이너
102: 질화막 라이너 103: 소자 분리막
104: 활성 영역 105: 게이트용 트렌치
110: 마스크 패턴 122: 게이트 절연막
132: 게이트 라인 142: 게이트 캡핑 패턴
152, 154: 불순물 영역 160: 제 1 층간 절연막
162: 비트 라인용 콘택 플러그
164: 비트 라인 170: 제 2 층간 절연막
172: 스토리지 노드용 콘택 플러그
Claims (12)
- 반도체 기판 내에 형성된 게이트용 트렌치;상기 게이트용 트렌치의 내벽에 컨포말하게 형성된 게이트 절연막;상기 게이트 절연막 상에서, 상기 게이트용 트렌치의 일부를 채우는 게이트 패턴;상기 게이트 패턴 상에 형성된 게이트 캡핑 패턴; 및상기 게이트 패턴 양측의 상기 반도체 기판 내에 형성되고, 상기 게이트 캐핑 패턴의 저면과 동일하거나, 상기 게이트 캐핑 패턴의 저면보다 상부에 위치하는 저면을 갖는 불순물 영역을 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 반도체 기판은 소자 분리막에 의해 활성 영역이 정의된 반도체 소자.
- 제 2 항에 있어서,상기 게이트용 트렌치는 상기 활성 영역을 가로지르도록 형성된 반도체 소자.
- 제 2 항에 있어서,상기 게이트 캐핑 패턴의 상부면은 상기 반도체 기판의 표면과 동일한 평면 을 형성하는 반도체 소자.
- 제 2 항에 있어서,상기 게이트 패턴은 폴리실리콘 패턴, 금속 패턴, 금속 실리사이드 패턴 또는 이들의 복합 패턴으로 이루어진 반도체 소자.
- 제 2 항에 있어서,상기 반도체 소자는 NMOS 영역 및 PMOS 영역을 포함하며, 상기 게이트 패턴은 듀얼 폴리게이트로 이루어진 반도체 소자.
- 반도체 기판 내에 게이트용 트렌치를 형성하고,상기 게이트용 트렌치의 내벽에 컨포말하게 게이트 절연막을 형성하고,상기 게이트 절연막 상에, 상기 게이트용 트렌치의 일부를 채우는 게이트 패턴을 형성하고,상기 게이트 패턴 상에 게이트 캡핑 패턴을 형성하고,상기 게이트 패턴 양측의 상기 반도체 기판 내에 형성하되, 상기 게이트 캐핑 패턴의 저면과 동일하거나, 상기 게이트 캐핑 패턴의 저면보다 상부에 위치하는 저면을 갖도록 불순물 영역을 형성하는 것을 포함하는 반도체 소자 제조 방법.
- 제 7 항에 있어서, 상기 게이트용 트렌치를 형성하기 전,상기 반도체 기판 내에 소자 분리막을 형성하여, 활성 영역을 정의하는 것을 더 포함하는 반도체 소자 제조 방법.
- 제 8 항에 있어서,상기 게이트용 트렌치를 형성하는 것은, 상기 반도체 기판의 상기 활성 영역을 가로지르도록 형성하는 반도체 소자의 제조 방법.
- 제 8 항에 있어서,상기 게이트 캐핑 패턴을 형성하는 것은, 상기 게이트 캐핑 패턴의 상부면을 상기 반도체 기판의 표면과 동일한 평면으로 형성하는 반도체 소자 제조 방법.
- 제 8 항에 있어서,상기 게이트 패턴을 형성하는 것은, 폴리실리콘 패턴, 금속 패턴, 금속 실리사이드 패턴 또는 이들의 복합 패턴으로 형성하는 반도체 소자 제조 방법.
- 제 8 항에 있어서,상기 반도체 소자는 NMOS 영역 및 PMOS 영역을 포함하며, 상기 게이트 패턴을 형성하는 것은 듀얼 폴리게이트로 형성하는 반도체 소자 제조 방법.
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