TWI701763B - 電晶體結構和半導體佈局結構 - Google Patents

電晶體結構和半導體佈局結構 Download PDF

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TWI701763B
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呂增富
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Abstract

本揭露提供一種電晶體結構和一種半導體佈局結構。該電晶體結構包含一主動區；一下埋閘極結構，設置在主動區中；複數個第一介電層，設置在該下埋閘極結構的側壁上方；以及一源極區和一汲極區，設置在該埋入閘極結構的相對兩側的該主動區中。在一些實施例中，該下埋閘極結構包含一第一部分和垂直於該第一部分的一第二部分。在俯視觀察該電晶體結構時，該第一介電層隔離該下埋閘極結構與該源極區和該汲極區。

Description

電晶體結構和半導體佈局結構
本申請案主張2017年12月26日申請之美國臨時申請案第62/610,330號及2018年1月25日申請之美國正式申請案第15/879,929號的優先權及益處，該美國臨時申請案及該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露關於一種電晶體結構和一種半導體佈局結構，特別是關於一種具有非平面通道區的電晶體結構和半導體佈局結構。
電子產品朝更輕，更薄，更短以及更小的方向發展，並且動態隨機存取記憶體(dynamic random access memory，DRAM)也逐漸縮小以順應高整合度和高密度的趨勢。動態隨機存取記憶體是當今最普遍使用的揮發性記憶體元件之一。每個記憶胞包含一個電晶體和至少一個電容器，其中電晶體和電容器彼此形成串聯連接。這些記憶胞被排列成記憶陣列。記憶胞藉由字元線和數字線(或位元線)定址，字元線和數字線其中之一者定址一行記憶胞，而其中之另一者定址一列記憶胞。經由使用字元線和數字線，動態隨機存取記憶體單元可以被讀取和被程式化。
而且，隨著半導體製造技術的不斷提升，電子元件尺寸的減小，記 憶胞尺寸也相應地減小。因此，此種記憶胞的閘極控制能力成為記憶體元件中一個重要的議題。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露提供一種電晶體結構，包含一主動區；一下埋閘極結構，設置在該主動區中；複數個第一介電層，設置在該下埋閘極結構的側壁上方；以及一源極區和一汲極區，設置在該埋入閘極結構的兩個相對側的該主動區中。該下埋閘極結構包含一第一部分和垂直於該第一部分的一第二部分。在俯視觀察該電晶體結構時，該第一介電層隔離該下埋閘極結構與該源極區和該汲極區。
在一些實施例中，該第一部分包含一第一寬度，該第二部分包含一第二寬度，並且該第一寬度大於該第二寬度。
在一些實施例中，該第一部分的該第一寬度介於一半字元線間距(half word-line pitch,HWLP)和一字元線間距(word-line pitch,WLP)之間。
在一些實施例中，該第一部分和該第二部分形成一直角。
在一些實施例中，該電晶體結構更包含一第二介電層，設置在該下埋閘極結構的下方；其中在剖視觀察時，該第二介電層隔離該下埋閘極結構與該主動區。
在一些實施例中，該第一介電層的一厚度和該第二介電層的一厚度彼此相等。
在一些實施例中，該電晶體結構更包含一通道區，其中在俯視觀察時，該通道區呈一L形；在剖視觀察時，該通道區呈一U形。
在一些實施例中，該下埋閘極結構更包含垂直於該第二部分的一第三部分，並且該第一介電層設置在該第三部分的側壁上方；在俯視觀察時，該第一介電層隔離該下埋閘極結構的該第三部分與該源極區和該汲極區。
在一些實施例中，該電晶體結構更包含一第二介電層，設置在該下埋閘極結構的下方；其中在剖視觀察時，該第二介電層隔離該下埋閘極結構與該主動區。
在一些實施例中，該電晶體結構更包含一通道區，其中在剖視觀察時，該通道區呈一C形；在剖視觀察時，該通道區呈一U形。
在一些實施例中，該第一部分和該第三部分設置在該第二部分的兩個相對末端，並且實質接觸該第二部分。
在一些實施例中，該第一部分和該第三部份包含一第一寬度，並且該第二部分包含一第二寬度，該第一寬度大於該第二寬度。
在一些實施例中，該第一寬度介於一半字元線間距和一字元線間距之間。
在一些實施例中，該第一部分和該第二部分形成一直角，並且該第三部分和該第二部分形成一直角。
在一些實施例中，該電晶體結構更包含設置在該主動區上方的複數個隔離結構，其中該隔離結構暴露該源極區和該汲極區的部分。
本揭露另提供一種半導體佈局結構，包含：複數個主動區，係被複數個隔離結構圍繞；一第一下埋閘極結構，設置在該主動區和該隔離結構 上；一第二下埋閘極結構，設置在該主動區和該隔離結構上；複數個源極區，設置該主動區中，並且設置在該第一方向上的第一下埋閘極結構和該第二下埋閘極結構之間；以及複數個汲極區，設置在該主動區中。該第一下埋閘極結構和該第二下埋閘極結構設置在該第一方向上的該汲極之間。該第一下埋閘極結構包含沿一第一方向上延伸的複數個第一部分和沿一第二方向上延伸的複數個第三部分，該第二方向不同於該第一方向。該第二下埋閘極結構包含沿該第一方向上平行於該第一部分的複數個第二部分，和沿該第二方向上平行於該第三部分的複數個第四部分。
在一些實施例中，該第一方向與該第二方向形成一夾角，該夾角大於或小於90度。
在一些實施例中，該第一下埋閘極結構的該第一部分和該第一下埋閘極結構的該第三部分交替排列，該第二下埋閘極結構的該第二部分和該第二下埋閘極結構的該第四部分交替排列。
在一些實施例中，兩個相鄰的該第一部分之間的一第一距離和兩個相鄰的該第二部分之間的一第二距離大於兩個相鄰的該主動區之間的一距離，或者大於該主動區的一寬度。
在一些實施例中，兩個相鄰的該第一部分之間的一第一距離和兩個相鄰的該第二部分之間的一第二距離小於兩個相鄰的該主動區之間的一距離，或者小於該主動區的一寬度。
本揭露提供一種電晶體結構，其具有一通道區；在俯視觀察時，該通道區呈C形或L形；在剖視觀察時，該通道區呈U形。因此，飽和電流增加而閘極控制能力提升。
相對地，對於包含一直下埋閘結構的比較電晶體結構或半導體佈局 結構而言，這種元件具有較低的飽和電流，因此性能較差。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
100:電晶體結構
102:基底
104:主動區
106:隔離結構
108:隔離結構
110:下埋閘極結構
112a:第一部份
112b:第二部份
114:介電層
116a:第一介電層
116b:第二介電層
130D:汲極區
130S:源極區
150:通道區
200:半導體佈局結構
204:主動區
206:隔離結構
210:第一下埋閘極結構
212a:第一部份
212b:第三部份
220:第二下埋閘極結構
222a:第二部份
222b:第四部份
230D:汲極區
230S:源極區
300:電晶體結構
302:基底
304:主動區
306:隔離結構
308:隔離結構
310:下埋閘極結構
312a:第一部份
312b:第二部份
312c:第三部份
314:介電層
316a:第一介電層
316b:第二介電層
330D:汲極區
330S:源極區
350:通道區
400:半導體佈局結構
404:主動區
406:隔離結構
410:第一下埋閘極結構
412a:第一部份
412b:第三部份
420:第二下埋閘極結構
422a:第二部份
422b:第四部份
430D:汲極區
430S:源極區
d1:第一距離
D1:第一方向
d2:第二距離
D2:第二方向
d3:第三距離
ds:距離
HWLP:半字元線間距
L1:第一長度
L2:第二長度
Ta:厚度
Tb:厚度
W1:第一寬度
W2:第二寬度
Wa:寬度
Wt:寬度
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。
圖1是根據本揭露之一些實施例的電晶體結構的示意圖；圖2是圖1之電晶體結構沿A-A'的剖面示意圖；圖3是圖1之電晶體結構在操作中沿A-A'的剖面示意圖；圖4是根據本揭露之一些實施例的半導體佈局結構的一部分的示意圖；圖5是根據本揭露之一些實施例的電晶體結構的示意圖；圖6是圖5之電晶體結構沿B-B'的剖面示意圖；圖7是圖5之電晶體結構在操作中沿剖面線B-B'的剖面示意圖；以及圖8是根據本揭露之一些實施例的半導體佈局結構的一部分的示意圖。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本 揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。
「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。
為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了實施方式之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於實施方式的內容，而是由申請專利範圍定義。
「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。
為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了實施方式之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於實施方式的內容，而是由申請專利範圍定義。
圖1是根據本揭露之一些實施例的電晶體結構100的示意圖，圖2是沿 圖1之電晶體結構100沿A-A'的剖面示意圖，以及圖3是圖1之電晶體結構100在操作中沿A-A'的剖面示意圖。在一些實施例中，電晶體結構100包含一基底102，如圖2所示。基底102可以包含矽(Si)、矽鍺(SiGe)、砷化鎵(GaAs)或其他適合的半導體材料。一井區(未示出)可以形成在基底102中。井區可以是中性的、或者可以是n型或p型摻雜區，取決於電晶體結構100的導電類型。一隔離結構106(淺溝槽隔離，以下簡稱STI)即形成在基底102中，用以定義一至少一主動區104。
在一些實施例中，隔離結構106可以藉由以下步驟形成。在基底102上形成一墊氧化物層(未示出)之後，形成一墊氮化物層(未示出)。墊氧化物層減小基底102上來自墊氮化物層的應力。接下來，在墊氮化物層上形成一圖案化光阻層(未示出)，圖案化光阻層用以定義隔離結構104的位置。然後移除藉由圖案化光阻層所暴露的墊氮化物層的一部分、墊氧化物層的一部分和基底102的一部分，並且在基底102中形成一淺溝槽(未示出)。在移除圖案化光阻層後，氧化物襯裡(未示出)襯在淺溝槽的側壁和底部，並且以一絕緣材料，例如氧化物，填充淺溝槽。舉例來說，高密度電漿化學氣相沉積氧化物(HDP氧化物)可以使用於填充淺溝槽，但本揭露不限於此。隨後，以墊氮化物層做為停止層，執行一平坦化製程以移除多餘的氧化物。接下來，在基底102中形成井區，並且隨後可以去除墊氮化物層和墊氧化物層。如此，即可形成電晶體結構100(包含圍繞主動區104之隔離結構106)，如圖1和圖2所示。
參照圖1和圖2，接下來，一下埋閘極結構110設置在基底102和主動區104中。在一些實施例中，藉由適當的蝕刻劑在基底102中形成至少一溝槽(未示出)。接下來，覆蓋溝槽的側壁和底部的介電層114共形地形成 在溝槽中。在一些實施例中，介電層可以包含具有高介電常數(高-k)的介電材料。舉例來說，介電層可以包含氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)、金屬氧化物例如氧化鉿(HfO)、或為了相容性而選擇的其他合適的材料，但本揭露不限於此。一導電層形成在介電層114上方並且凹入溝槽，因此導電層的頂表面低於溝槽的開口。在一些實施例中，導電層可以包含多晶矽或其他合適的材料，例如具有適當功函數的金屬材料，但本揭露不限於此。接下來，形成一隔離結構108用以填充溝槽，並且可以執行一平坦化的製程。如此，暴露出主動區104的頂表面，如圖5所示。因此，可得到一個當作DRAM元件之下埋字元線的一下埋閘極結構110。如圖2所示，下埋閘極結構110的頂表面低於基底102的表面或低於隔離結構108的頂表面。然而，應該注意的是，隔離結構108在圖1中被省略是為了闡明下埋閘極結構110的尺寸、輪廓和位置。接下來，在下埋閘極結構110的兩個相對側的主動區104中形成一源極/汲極區130S/130D，如圖1和圖2所示。源極/汲極區130S/130D區包含n型或p型摻雜區域，取決於電晶體結構100的導電類型。在一些實施例中，藉由隔離結構106和隔離結構108以暴露源極/汲極區130S/130D的部份，但本揭露不限於此。
參照圖1和圖2，介電層114可以包含複數個第一介電層116a和一第二介電層116b。在一些實施例中，如圖1俯視圖所示，第一介電層116a設置在下埋閘極結構110的側壁上方，如此下埋閘極結構110的側壁藉由第一介電層116a與主動區104作分隔並且與主動區104電性隔離。此外，如圖2剖面圖所示，下埋閘極結構110的側壁藉由第一介電層116a與主動區104分隔並且與主動區104電性隔離。在一些實施例中，第二介電層116b設置 在下埋閘極結構110的底部下方，因此下埋閘極結構110藉由第二介電層116b與主動區104作分隔，並且與主動區104電性隔離，如圖1所示。換句話說，下埋閘極結構110被介電層114和隔離結構108包圍。如圖5俯視圖所示，下埋閘極結構110藉由第一介電層116a與源極/汲極區130S/130D作分隔並且與源極/汲極區130S/130D電性隔離。在一些實施例中，第一介電層116a的厚度Ta和第二介電層116b的厚度Tb彼此相等，但本揭露不限於此。
回頭參照圖1，下埋閘極結構110包含沿一第一方向D1延伸的一第一部分112a和沿一第二方向D2延伸的一第二部分112b。如圖1所示，第一方向D1垂直於第二方向D2。亦即，第一部分112a垂直於第二部分112b。換句話說，第一部分112a和第二部分112b形成一直角。如圖1所示，第一部分112a包含一第一寬度W1，第二部分112b包含一第二寬度W2。在一些實施例中，第一寬度W1大於第二寬度W2，如圖1所示。在一些實施例中，第一部分112a的第一寬度W1在半字元線間距(half word-line pitch,HWLP)和字元線間距(word-line pitch,WLP)之間，但本揭露不限於此。在一些實施例中，一電晶體結構100的寬度Wt是半字元線間距HWLP的三倍，如圖1所示。但本揭露不限於此。第一部分112a包含一第一長度L1，第二部分112b包含一第二長度L2。在一些實施例中，第二長度L2大於第一長度L1，如圖1所示
參照圖1和圖3，在操作中，在下埋閘極結構110的周圍形成一通道區，如圖3中的箭頭150所示。因為下埋閘極結構110是被嵌入在基底102中，所以通道區150是形成在下埋閘極結構110的側壁和底部的周圍。如圖3所示，通道區150形成如剖面圖中的U形。如圖1所示，通道區形成如 俯視圖中的L形。因此，可得到一非平面通道區150。
在剖視觀察時，電晶體結構100的通道區150呈U形；在俯視觀察時，電晶體結構100之通道區150呈L形。如此，飽和電流增加，閘極控制能力提升。
圖4是根據本揭露之一些實施例的半導體佈局結構200的一部分的示意圖。在一些實施例中，半導體佈局結構200包含由複數個隔離結構206圍繞的複數個主動區204。在一些實施例中，主動區204被隔離結構206所分隔並且彼此電性隔離。在一些實施例中，半導體佈局結構200包含設置在主動區204和隔離結構206上至少一第一下埋閘極結構210，以及設置在主動區204和隔離結構206上至少一第二掩埋閘極結構220。
在一些實施例中，第一下埋閘極結構210包含沿第一方向D1延伸的複數個第一部分212a和沿第二方向D2延伸的複數個第三部分212b。第一方向D1和第二方向D2彼此不同。在一些實施例中，第一方向D1與第二方向D2形成一夾角，夾角大於或小於90度。第二下埋閘極結構220包含沿第一方向D1延伸的複數個第二部分222a和沿第二方向D2延伸的複數個第四部分222b。在一些實施例中，第二下埋閘極結構220的第二部分222a沿第一方向D1平行於第一下埋閘極結構210的第一部分212a。在一些實施例中，第二下埋閘極結構220的第四部分222b沿第二方向D2平行於第一下埋閘極結構210的第三部分212b。如圖4所示，第一下埋閘極結構210的第一部分212a和第三部分212b交替設置，並且第二下埋閘極結構220的第二部分222a和第四部分222b交替設置。一第一距離d1在兩相鄰第一部分212a之間。在一些實施例中，第一距離d1大於兩相鄰主動區204之間的距離ds。在一些實施例中，第一距離d1大於主動區204的一寬度Wa。一第二距 離d2在兩相鄰第二部分222a之間。在一些實施例中，第二距離d2大於兩相鄰主動區204之間的距離ds。在一些實施例中，第二距離d2大於主動區域204的寬度Wa。第三距離d3位在第一下埋閘極結構210的第三部分212b與第二下埋閘極結構220的第四部分222b之間。在一些實施例中，第三距離d3被調整，如此第一部分212a中的每一者與每一主動區204的一部分重疊，第二部分222a中的每一者與每一主動區204的一部分重疊，如圖4所示。
半導體佈局結構200更包含設置在主動區204中的複數個源極區230S和複數個汲極區230D。如圖4所示，源極區230S沿第一方向D1設置在第一下埋閘極結構210與第二下埋閘極結構220之間。在一些實施例中，源極區230S沿第一方向D1設置在第一下埋閘極結構210的第三部份212b與第二下埋閘極結構220的第四部份222b之間。因此，第一下埋閘極結構210和第二下埋閘極結構220共用之間的源極區230S。第一下埋閘極結構210和第二下埋閘極結構220沿第一方向D1設置在汲區域230D之間，如圖4所示。在一些實施例中，第一下埋閘極結構210的第三部分212b和第二下埋閘極結構220的第四部分222b沿第一方向D1設置在汲極區230D之間。因此，汲極區域230D旁的第一部分212a和第三部分212b實質上形成一L形，汲極區230D旁的第二部分222a和第四部分222b實質上形成一L形。第一下埋閘極結構210和第二下埋閘極結構220藉由隔離結構240與源極區230S和汲極區230D分隔並且電性隔離。
圖5是根據本揭露之一些實施例的電晶體結構300的示意圖，圖6是圖5之電晶體結構300沿B-B'的剖面示意圖；圖7是圖5之電晶體結構300在操作中沿剖面線B-B'的剖面示意圖。應該注意的是，圖1和圖5中的相同元件 可以藉由類似的製程來形成，以及可以包含類似的材料，因此為了簡潔，省略細節。在一些實施例中，電晶體結構300包含一基底302，如圖6所示。一井區(未示出)可以形成在基底302中。一淺溝槽隔離STI結構的隔離結構306形成在基底302中，用以定義一主動區304之至少之一者。
參照圖5和圖6，一下埋閘極結構310設置在基底202和主動區204中。如上所述，在基底302中形成至少一溝槽(未示出)，接下來，覆蓋溝槽的側壁和底部的介電層314共形地形成在溝槽中。一導電層形成在介電層314上方並且凹入溝槽，因此導電層的頂表面低於溝槽的開口。接下來，形成一隔離結構308用以填充溝槽，並且可以執行一平坦化的製程。如此，可以暴露出主動區304的頂表面，如圖6所示。因此，可得到一個當作DRAM元件之下埋字元線的一下埋閘極結構310。如圖6所示，下埋閘極結構310的頂表面低於基底302的表面或低於隔離結構308的頂表面。然而，應該注意的是，隔離結構308在圖5中被省略是為了闡明下埋閘極結構310的尺寸、輪廓和位置。接下來，在下埋閘極結構310的兩個相對側的主動區304中形成一源極/汲極區330S/330D，如圖5和圖6所示。在一些實施例中，藉由隔離結構306和隔離結構308以暴露部分的源極/汲極區130S/130D，但本揭露不限於此。
仍舊參照圖5和圖6，介電層314可以包含複數個第一介電層116a和一第二介電層116b。在一些實施例中，如圖5俯視圖所示，第一介電層316a設置在下埋閘極結構310的側壁上方，如此下埋閘極結構310的側壁藉由第一介電層316a與主動區304作分隔並且與主動區304電性隔離。此外，如圖6剖面圖所示，下埋閘極結構310的側壁藉由第一介電層316a與主動區304分隔並且與主動區304電性隔離。在一些實施例中，第二介電層 316b設置在下埋閘極結構310的底部下方，因此下埋閘極結構310藉由第二介電層316b與主動區304作分隔並且與主動區304電性隔離，如圖6所示。換句話說，下埋閘極結構310被介電層314和隔離結構308包圍。如圖5俯視圖所示，下埋閘極結構310藉由第一介電層316a與源極/汲極區330S3130D作分隔並且與源極/汲極區330S/330D電性隔離。在一些實施例中，第一介電層316a的厚度和第二介電層316b的厚度Tb彼此相等，但本揭露不限於此。
回頭參照圖5，下埋閘極結構310包含沿一第一方向D1延伸的一第一部分312a、沿一第二方向D2延伸的一第二部分312b和沿一第一方向D1延伸的一第三部分312c。如圖5所示，第一方向D1垂直於第二方向D2。亦即，第一部分312a和第三部份312c垂直於第二部分312b。第一部分312a和第三部分312設置在第二部分312b的兩個相對末端。第一部分312a和第三部分312c均實質接觸第二部分312b，如圖5所示。因此，第一部分312a和第二部分312b形成一直角。同樣地，第三部分312c和第二部分312b形成一直角。如圖5所示，第一部分312a和第三部份312c包含一第一寬度W1，第二部分312b包含一第二寬度W2。在一些實施例中，第一寬度W1大於第二寬度W2，如圖5所示。在一些實施例中，第一部分312a的第一寬度W1在半字元線間距(HWLP)和字元線間距(WLP)之間，但本揭露不限於此。在一些實施例中，一電晶體結構300的寬度Wt是半字元線間距HWLP的三倍，如圖5所示，但本揭露不限於此。第一部分312a和第三部份312c包含一第一長度L1，第二部分312b包含一第二長度L2。在一些實施例中，第二長度L2大於第一長度L1，如圖5所示
參照圖5和圖7，在操作中，在下埋閘極結構310的周圍形成一通道 區，如圖7中的箭頭350所示。因為下埋閘極結構310是被嵌入在基底302中，所以通道區350是形成在下埋閘極結構310的側壁和底部的周圍。如圖7所示，通道區350形成如剖面圖中的U形。如圖5所示，通道區350形成如俯視圖中的C形。因此，可得到一非平面通道區350。
在剖視觀察時，電晶體結構300的通道區350呈U形；在俯視觀察時，電晶體結構300之通道區350呈L形。如此，飽和電流增加，閘極控制能力提升。
參照圖8，圖8是根據本揭露之一些實施例的半導體佈局結構400的一部分的示意圖。在一些實施例中，半導體佈局結構400包含由複數個隔離結構406圍繞的複數個主動區404。在一些實施例中，主動區404被隔離結構406所分隔並且彼此電性隔離。在一些實施例中，半導體佈局結構400包含設置在主動區404和隔離結構406上至少一第一下埋閘極結構410，以及設置在主動區404和隔離結構406上至少一第二掩埋閘極結構420。
在一些實施例中，第一下埋閘極結構410包含沿第一方向D1延伸的複數個第一部分412a和沿第二方向D2延伸的複數個第三部分412b。第一方向D1和第二方向D2彼此不同。在一些實施例中，第一方向D1與第二方向D2形成一夾角，夾角大於或小於90度。第二下埋閘極結構420包含沿第一方向D1延伸的複數個第二部分422a和沿第二方向D2延伸的複數個第四部分422b。在一些實施例中，第二下埋閘極結構420的第二部分422a沿第一方向D1平行於第一下埋閘極結構410的第一部分412a。在一些實施例中，第二下埋閘極結構420的第四部分422b沿第二方向D2平行於第一下埋閘極結構410的第三部分412b。如圖8所示，第一下埋閘極結構410的第一部分412a和第三部分412b交替設置，第二下埋閘極結構420的第二部分 422a和第四部分422b交替設置。一第一距離d1在兩相鄰第一部分412a之間。在一些實施例中，第一距離d1小於兩相鄰主動區404之間的距離ds。在一些實施例中，第一距離d1小於主動區404的一寬度Wa。一第二距離d2在兩相鄰第二部分422a之間。在一些實施例中，第二距離d2小於兩相鄰主動區404之間的距離ds。在一些實施例中，第二距離d2小於主動區域404的寬度Wa。第三距離d3位在第一下埋閘極結構410的第三部分412b與第二下埋閘極結構420的第四部分422b之間。在一些實施例中，第三距離d3被調整，如此第一部分412a中的每一者與每一主動區404的一部分重疊，並且第二部分422a中的每一者與每一主動區404的一部分重疊，如圖8所示。
半導體佈局結構400更包含設置在主動區404中的複數個源極區430S和複數個汲極區430D。如圖8所示，源極區430S沿第一方向D1上設置在第一下埋閘極結構410與第二下埋閘極結構420之間。在一些實施例中，源極區430S沿第一方向D1設置在第一下埋閘極結構410的第三部份412b與第二下埋閘極結構420的第四部份422b之間。因此，第一下埋閘極結構410和第二下埋閘極結構420共用之間的源極區430S。而且，第一下埋閘極結構410和第二下埋閘極結構420沿第一方向D1設置在汲區域430D之間，如圖8所示。在一些實施例中，第一下埋閘極結構410的第三部分412b和第二下埋閘極結構420的第四部分422b沿第一方向D1設置在汲極區430D之間。汲極區430D設置在主動區404中，並且在兩相鄰第一部分412a之間；汲極區430D設置在主動區404中，並且在兩相鄰第三部分422a之間。換句話說，汲極區430D設置在第一下埋閘極結構410的兩個第一部分412a和一個第三部分412b旁。同樣地，汲極區430D設置在第二下埋閘 極結構420的兩個第二部分422a和一個第四部分422b旁。因此，汲極區230D旁的兩個第一部分412a和一第三部分412b實質上形成一C形，汲極區430D旁的二個第二部分422a和一第四部分422b實質上形成一C形。第一下埋閘極結構410和第二下埋閘極結構420藉由隔離結構440與源極區430S和汲極區430D分隔並且電性隔離。
本揭露提供之電晶體結構100和電晶體結構300；在剖視觀察時，通道區150和通道區350呈U形；在俯視觀察時，電晶體結構100之通道區150呈L形，電晶體結構300之通道區350呈C形。因此，飽和電流增加而閘極控制能力提升。
相對地，對於包含一直下埋閘結構的比較電晶體結構或半導體佈局結構而言，這種元件具有較低的飽和電流，因此性能較差。
本揭露提供一種電晶體結構。該電晶體管結構包含一主動區；一下埋閘極結構，設置在該主動區中；複數個第一介電層，設置在該下埋閘極結構的側壁上方；以及一源極區和一汲極區，設置在該下埋閘極結構的兩個相對側的該主動區中。在一些實施例中，該下埋閘極結構包含沿第一方向延伸的一第一部分和沿垂直該第一方向的一第二方向延伸的一第二部分。在一些實施例中，在俯視觀察該電晶體結構時，該第一介電層隔離該下埋閘極結構與該源極區和該汲極區。
本揭露另提供一種半導體佈局結構，包含：複數個主動區，係被複數個隔離結構圍繞；一第一下埋閘極結構，設置在該主動區和該隔離結構上；一第二下埋閘極結構，設置在該主動區和該隔離結構上；複數個源極區，設置該主動區中，並且設置在該第一方向上的第一下埋閘極結構和該第二下埋閘極結構之間；以及複數個汲極區，設置在該主動區中。該第一 下埋閘極結構和該第二下埋閘極結構設置在該第一方向上的該汲極之間。該第一下埋閘極結構包含沿一第一方向上延伸的複數個第一部分和沿一第二方向上延伸的複數個第三部分，該第二方向不同於該第一方向。該第二下埋閘極結構包含沿該第一方向上平行於該第一部分的複數個第二部分，和沿該第二方向上平行於該第三部分的複數個第四部分。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
100:電晶體結構
106:隔離結構
108:隔離結構
110:下埋閘極結構
112a:第一部份
112b:第二部份
114:介電層
116a:第一介電層
130D:汲極區
130S:源極區
D1:第一方向
D2:第二方向
HWLP:半字元線間距
L1:第一長度
L2:第二長度
W1:第一寬度
W2:第二寬度
Wt:寬度

Claims (20)

  1. 一種電晶體結構，包含： 一主動區； 一下埋閘極結構，設置在該主動區中，該下埋閘極結構包含： 一第一部份；以及 一第二部分，其係垂直於該第一部分； 複數個第一介電層，設置在該下埋閘極結構的側壁上方；以及 一源極區和一汲極區，設置在該下埋閘極結構的兩個相對側的該主動區中； 其中，在俯視觀察該電晶體結構時，該第一介電層隔離該下埋閘極結構與該源極區和該汲極區。
  2. 如請求項1所述的電晶體結構，其中該第一部分包含一第一寬度，該第二部分包含一第二寬度，並且該第一寬度大於該第二寬度。
  3. 如請求項2所述的電晶體結構，其中該第一部分的該第一寬度介於一半字元線間距（half word-line pitch, HWLP）和一字元線間距（word-line pitch, WLP）之間。
  4. 如請求項1所述的電晶體結構，其中該第一部分和第二部分形成一直角。
  5. 如請求項1所述的電晶體結構，更包含一第二介電層，設置在該下埋閘極結構的下方，其中在剖視觀察時，該第二介電層隔離該下埋閘極結構與該主動區。
  6. 如請求項5所述的電晶體結構，其中該第一介電層的一厚度和該第二介電層的一厚度彼此相等。
  7. 如請求項5所述的電晶體結構，更包含一通道區，其中在俯視觀察時，該通道區呈一L形；在剖視觀察時，該通道區呈一U形。
  8. 如請求項1所述的電晶體結構，其中該下埋閘極結構更包含垂直於該第二部分的一第三部分，並且該第一介電層設置在該第三部分的側壁上方；在俯視觀察時，該第一介電層隔離該下埋閘極結構的該第三部分與該源極區和該汲極區。
  9. 如請求項8所述的電晶體結構，更包含一第二介電層，設置在該下埋閘極結構的下方，其中在剖視觀察時，該第二介電層隔離該下埋閘極結構與該主動區。
  10. 如請求項9所述的電晶體結構，更包含一通道區，其中在剖視觀察時，該通道區呈一C形；在剖視觀察時，該通道區呈一U形。
  11. 如請求項8所述的電晶體結構，其中該第一部分和該第三部分設置在該第二部分的兩個相對末端，並且實體接觸該第二部份。
  12. 如請求項8所述的電晶體結構，其中該第一部分和該第三部份包含一第一寬度，該第二部分包含一第二寬度，並且該第一寬度大於該第二寬度。
  13. 如請求項12所述的電晶體結構，其中該第一寬度介於一半字元線間距和一字元線間距之間。
  14. 如請求項8所述的電晶體結構，其中該第一部分和該第二部分形成一直角，並且該第三部分和該第二部分形成一直角。
  15. 如請求項1所述的電晶體結構，更包含複數個隔離結構，設置在該主動區上方，其中該隔離結構暴露該源極區和該汲極區的部分。
  16. 一種半導體佈局結構，包含： 複數個主動區，係被複數個隔離結構圍繞； 一第一下埋閘極結構之至少一者，設置在該主動區和該隔離結構上，該第一下埋閘極結構包含在一第一方向上延伸的複數個第一部分和在不同於該第一方向的一第二方向上延伸的複數個第三部分； 一第二下埋閘極結構之至少一者，設置在該主動區和該隔離結構上，該第二下埋閘極結構包含在該第一方向上平行於該第一部分的複數個第二部分，和在該第一方向不同的該第二方向上平行於該第三部分的複數個第四部分； 複數個源極區，設置在該主動區中，並且設置在該第一方向上的第一下埋閘極結構和該第二下埋閘極結構之間；以及 複數個汲極區，設置在該主動區中，其中該第一下埋閘極結構和該第二下埋閘極結構設置在該第一方向上的該汲極之間。
  17. 如請求項16所述的半導體佈局結構，其中該第一方向與該第二方向形成一夾角，並且該夾角大於或小於90度。
  18. 如請求項16所述的半導體佈局結構，其中該第一下埋閘極結構的該第一部分和該第一下埋閘極結構的該第三部分交替排列，並且該第二下埋閘極結構的該第二部分和該第二下埋閘極結構的該第四部分交替排列。
  19. 如請求項18所述的半導體佈局結構，其中兩個相鄰的該第一部分之間的一第一距離和兩個相鄰的該第二部分之間的一第二距離大於兩個相鄰的該主動區之間的一距離，或者大於該主動區的一寬度。
  20. 如請求項18所述的半導體佈局結構，其中兩個相鄰的該第一部分之之間的一第一距離和兩個相鄰的該第二部分之間的一第二距離小於兩個相鄰的該主動區之間的一距離，或者小於該主動區的一寬度。
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