TWI749953B - 半導體結構及半導體佈局結構 - Google Patents

半導體結構及半導體佈局結構 Download PDF

Info

Publication number
TWI749953B
TWI749953B TW109144776A TW109144776A TWI749953B TW I749953 B TWI749953 B TW I749953B TW 109144776 A TW109144776 A TW 109144776A TW 109144776 A TW109144776 A TW 109144776A TW I749953 B TWI749953 B TW I749953B
Authority
TW
Taiwan
Prior art keywords
isolation structure
semiconductor
active regions
conductive
source
Prior art date
Application number
TW109144776A
Other languages
English (en)
Other versions
TW202143396A (zh
Inventor
丘世仰
Original Assignee
南亞科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/865,429 external-priority patent/US11315918B2/en
Priority claimed from US16/865,428 external-priority patent/US11107730B1/en
Application filed by 南亞科技股份有限公司 filed Critical 南亞科技股份有限公司
Publication of TW202143396A publication Critical patent/TW202143396A/zh
Application granted granted Critical
Publication of TWI749953B publication Critical patent/TWI749953B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Abstract

一種半導體佈局結構包含基板、多個閘極結構及多個導電結構。基板包含沿第一方向延伸的多個主動區，其中主動區藉由隔離結構彼此分隔。電晶分別設置在主動區中。閘極結構沿垂直於第一方向的第二方向構橫跨主動區，其中每個主動區包含一對源極/汲極部分位於閘極結構的相對側。導電結構嵌入在隔離結構的第一部分中，其中隔離結構設置在第一方向上相鄰的主動區之間，導電結構沿第二方向延伸，並藉由隔離結構與源極/汲極部分分隔。

Description

半導體結構及半導體佈局結構
本發明是有關於一種半導體結構及半導體佈局結構。更具體地，本發明是有關於具有反熔絲結構的半導體結構及半導體佈局結構。
熔絲(fuse)元件常用於半導體裝置中，例如半導體記憶體或邏輯裝置。反熔絲具有與熔絲相反的電氣特性，並且可以通過將有缺陷的單元更換為冗餘單元來修復有缺陷的單元。
通常，一個反熔絲需要由與其相鄰的一個控制閘極來控制。因此，將一個記憶胞(unit cell)定義為1T1C，表示一個電晶體(閘極)和一個電容(反熔絲)。但是，當反熔絲數量增加時，傳統的1T1C結構將佔據很大的面積。為了實現高密度記憶單元或冗餘，記憶胞應盡可能小。
根據本發明之各種實施方式，提供一種半導體佈局 結構包含基板、多個閘極結構及多個導電結構。基板包含沿第一方向延伸的多個主動區，其中主動區藉由隔離結構彼此分隔。閘極結構沿垂直於第一方向的第二方向構橫跨主動區，其中每個主動區包含一對源極/汲極部分位於閘極結構的相對側。導電結構嵌入在隔離結構的第一部分中，其中隔離結構設置在第一方向上相鄰的主動區之間，導電結構沿第二方向延伸，並藉由隔離結構與源極/汲極部分分隔。
根據本發明之某些實施方式，隔離結構的第一部分包含設置在主動區之間的底部隔離結構、及設置在底部隔離結構之上，且沿第一方向延伸到隔離結構的第一部分的相對側的主動區中的頂部隔離結構。
根據本發明之某些實施方式，導電結構具有側壁，側壁的一部分被頂部隔離結構覆蓋。
根據本發明之某些實施方式，隔離結構的第一部分具有寬度大於導電結構在第一方向上的寬度。
根據本發明之某些實施方式，隔離結構更包含第二部分設置於第二方向上的主動區域之間。
根據本發明之某些實施方式，第一閘極結構及第二閘極結構設置在主動區上，且主動區具有共用源極/汲極部分與第一閘極結構及第二閘極結構共享。
根據本發明之某些實施方式，半導體佈局結構更包含分別連接至導電結構、源極/汲極部分、及閘極結構的多個接觸插塞。
根據本發明之某些實施方式，半導體佈局結構更包含沿第一方向延伸，且藉由接觸插塞連接至閘極結構的多個連接線。
根據本發明之各種實施方式，提供一種半導體結構包含基板、第一電晶體及第二電晶體、隔離結構、以及導電結構。基板具有彼此分隔的第一主動區及第二主動區。第一電晶體及第二電晶體分別設置在第一主動區及第二主動區中。隔離結構設置在第一電晶體及第二電晶體之間，其中隔離結構具有突出部分橫向地延伸至第一主動區及第二主動區中。導電結構嵌入在隔離結構中，其中導電結構與第一電晶體及第二電晶體藉由隔離結構的突出部分分隔。
根據本發明之某些實施方式，導電結構具有側壁，側壁的一部分被隔離結構的突出部分覆蓋。
根據本發明之某些實施方式，隔離結構具有寬度大於導電結構的寬度。
根據本發明之某些實施方式，第一電晶體及第二電晶體分別包含閘極結構位於基板上、以及一對源極/汲極部分位於基板中。
根據本發明之某些實施方式，源極/汲極部分具有下表面位於導電結構的下表面下方。
根據本發明之某些實施方式，隔離結構的突出部分具有上表面與源極/汲極部分的上表面齊平。
根據本發明之某些實施方式，半導體結構更包含多 個接觸插塞分別連接至導電結構、源極/汲極部分中遠離導電結構的一個、以及閘極結構。
100:基板
102a,102b,102c,104a,104b,104c,106a,106b,106c:主動區
200:隔離結構
202:第一部分
204:第二部分
202U:頂部隔離結構
202L:底部隔離結構
206,316,326:上表面
210,210a,210b,210c:導電結構
212:側壁
214,314,324:下表面
300,302a,302b,302c,340a,304b,304c,306a,306b,306c:電晶體
310,320:閘極結構
312,322:源極/汲極部分
400,410,420,430:接觸插塞
502,504,506:連接線
1000:半導體佈局結構
A-A’:線段
AF1,AF2:反熔絲結構
W1,W2:寬度
當讀到隨附的圖式時，從以下詳細的敘述可充分瞭解本揭露的各方面。值得注意的是，根據工業上的標準實務，各種特徵不是按比例繪製。事實上，為了清楚的討論，各種特徵的尺寸可任意增加或減少。
第1圖為根據本揭露之某些實施方式繪示的半導體佈局結構的俯視圖。
第2圖為根據本揭露之某些實施方式之沿第1圖的線段A-A截取的截面圖。
第3圖為根據本揭露之某些實施方式繪示的具有一對燒斷(blown out)反熔絲結構的半導體佈局結構的俯視圖。
第4圖為根據本揭露之某些實施方式之沿第3圖的線段A-A截取的截面圖。
以下揭示內容提供許多不同實施例或實例，以便實現各個實施例的不同特徵。下文描述部件及排列的特定實例以簡化本揭示內容。當然，此等實例僅為實例且不意欲為限制性。舉例而言，在隨後描述中在第二特徵上方或在第二特徵上第一特徵的形成可包括第一及第二特徵形成為 直接接觸的實施例，以及亦可包括額外特徵可形成在第一及第二特徵之間，使得第一及第二特徵可不直接接觸的實施例。另外，本揭示案在各實例中可重複元件符號及/或字母。此重複為出於簡單清楚的目的，且本身不指示所論述各實施例及/或配置之間的關係。
在本文中使用空間相對用語，例如「下方」、「之下」、「上方」、「之上」等，這是為了便於敘述一元件或特徵與另一元件或特徵之間的相對關係，如圖中所繪示。這些空間上的相對用語的真實意義包含其他的方位。例如，當圖式上下翻轉180度時，一元件與另一元件之間的關係，可能從「下方」、「之下」變成「上方」、「之上」。此外，本文中所使用的空間上的相對敘述也應作同樣的解釋。
第1圖為根據本揭露之某些實施方式繪示的半導體佈局結構1000的俯視圖。請參考第1圖。半導體佈局結構1000基板100、多個電晶體300、及多個導電結構210a、210b、210c。半導體佈局結構1000可以選擇性包含其他元件，將在以下敘述之。
基板100包含多個沿著第一方向D1延伸的主動區(例如主動區102a、102b、102c、104a、104b、104c、106a、106b、106c)，且這些主動區藉由隔離結構200彼此分隔。例如，每個主動區102a、102b、102c、104a、104b、104c、106a、106b、106c沿著第一方向D1綜長延伸。主動區102a、102b及102c在第一方向D1上 彼此分離。舉例而言，主動區102a、104a及106a彼此平行且在垂直於第一方向D1的第二方向D2上分開。在一些實施方式中，基板100可以是由矽或碳化矽製成的單晶半導體基板或多晶半導體基板、由矽鍺等製成的化合物半導體基板、絕緣體上矽(SOI)基板等。應了解到，可以根據需要改變主動區的數量、尺寸和佈置。
電晶體300可以包含分別設置在主動區102a、102b、102c、104a、104b、104c、106a、106以及106c中的電晶體302a、302b、302c、304a、304b、304c、306a、306b以及306c，如第1圖所示。在一些實施方式中，電晶體300分別設置在基板100的p型井區(p-well region)(未圖示)。例如，電晶體302a包含閘極結構310及一對源極/汲極部分312。閘極結構310設置在基板100上，且沿垂直於第一方向D1的第二方向D2延伸穿過主動區102a。在一些實施方式中，閘極結構310包含多晶矽、金屬諸如鋁(Al)、銅(Cu)或鎢(W)、其他導電材料或其組合。源極/汲極部分312設置在每個閘極結構310的相對側。在一些實施方式中，源極/汲極部分312摻雜有N型摻雜劑，例如磷或砷。
在一些實施方式中，第一閘極結構(與導電結構210b相鄰的閘極結構310)及第二閘極結構(與導電結構210a相鄰的閘極結構310)設置在每一個主動區域上(例如，主動區102a)。如第1圖所示，兩個閘極結構310沿著第二方向D2跨過主動區102a。源極/汲極部分312設 置在閘極結構310的兩側。因此，主動區102a具有被閘極結構310共享的共用源極/汲極部分312(即，閘極結構310之間的源極/汲極部分312)。電晶體(例如，第1圖所示的電晶體302b、302c、304a、304b、304c、306a、306b及306c)的材料和結構可以與電晶體302a相同，且下文中將不再重複描述。
隔離結構200使上述主動區之間絕緣。如第1圖所示，隔離結構200可以包含分別沿第一方向D1及第二方向D2延伸的第一部分202及第二部分204。例如，第一部分202分別插入在主動區102a、102b及102c之間，以在第一方向D1分隔這些主動區。隔離結構200的第二部分204分別插入在主動區102a、104a及106a之間，以在第二方向D2分隔這些主動區。在一些實施方式中，隔離結構200為淺溝槽隔離(STI)。在一些實施方式中，隔離結構200包含氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷(TEOS)或氟化物摻雜的矽酸鹽(FSG)。在一些實施方式中，第一部分202的材料與第二部分204相同。在其他實施方式中，第一部分202的材料與第二部分204不同。
導電結構(例如，導電結構210a、210b及210c)嵌入隔離結構200的第一部分202中，並沿第二方向D2延伸。例如，導電結構210b經過主動區102a、102b、104a、104b、106a及106b。在一些實施方式中，導電結構210a、210b及210c包含導電材料(例如多晶矽、 金屬、金屬合金)、其他合適的材料和/或其組合。
半導體佈局結構1000還可以包含多個接觸插塞400分別與導電結構210a、210b、210c、源極/汲極部分312、322、332及閘極結構310、320、330接觸。具體而言，多個接觸插塞410分別耦接至導電結構210a、210b及210c。多個接觸插塞420分別耦接至例如閘極結構310之間的源極/汲極部分312、閘極結構320之間的源極/汲極部分322、及閘極結構330之間的源極/汲極部分332。接觸插塞430分別耦接至閘極結構310、320、330。在一些實施方式中，多個接觸插塞400包含導電材料(例如多晶矽、金屬、金屬合金)、其他合適的材料和/或其組合。
在一些實施方式中，半導體佈局結構1000更包含多個沿第一方向D1延伸的連接線502、504及506，如第1圖所示。連接線502、504及506可以分別經過主動區102a、102b、102c、主動區104a、104b、104c以及主動區106a、106b、106c。具體而言，連接線502藉由接觸插塞430連接至主動區102a、102b、102c中的閘極結構310、320、330。連接線504藉由接觸插塞430連接至主動區104a、104b、104c中的閘極結構310、320、330。類似地，連接線506藉由接觸插塞430連接至主動區106a、106b、106c中的閘極結構310、320、330。在一些實施方式中，連接線502、504、506包含導電材料(例如多晶矽、金屬、金屬合金)、其他合適的 材料和/或其組合。
第2圖為根據本揭露之某些實施方式之沿第1圖的線段A-A截取的截面圖。請參考第2圖。基板100包含彼此分隔的主動區102a及102b。電晶體302a、302b分別設置在主動區102a及102b中。電晶體302a包含閘極結構310及一對源極/汲極部分312。類似地，電晶體302b包含閘極結構320及一對源極/汲極部分322。在一些實施方式中，每個閘極結構310、320包含基板100上的閘電極、以及一或多個閘極介電層(未圖示)設置在基板100與閘電極之間。
隔離結構200的第一部分202設置在電晶體302a、302b之間。隔離結構200的第一部分202包含底部隔離結構202L及位於其上的頂部隔離結構200U。具體而言，底部隔離結構202L設置在主動區102a及102b之間，且頂部隔離結構200U設置在底部隔離結構202L上，並延伸到隔離結構200的第一部分202的相對側上的有主動區102a及102b中。因此，頂部隔離結構202U沿第二方向D2由底部隔離結構202L的側壁橫向地突出至主動區102a及102b中。在一些實施方式中，隔離結構200的頂部隔離結構202U具有上表面206與源極/汲極部分312及322的上表面316、326齊平。在一些實施方式中，源極/汲極部分312及322分別具有與隔離結構200的頂部隔離結構202U的上表面206齊平的上表面316及上表面326。如第2圖所示，導電結構 210b設置在主動區102a及102b之間，且藉由頂部隔離結構202U與相鄰的源極/汲極部分312及322分隔。在一些實施方式中，導電結構210b的下表面214位於源極/汲極部分312及322的下表面314、324下方。也就是說，導電結構210b具有一部分的側壁212被隔離結構200的頂部隔離結構202U覆蓋。在一些實施方式中，隔離結構200的第一部分202的寬度W1大於導電結構210b的寬度W2。其他導電結構(例如，導電結構210a、210c)的構造可以與導電結構210b相同，且下文中將不再重複描述。
多個接觸插塞420分別形成在遠離隔離結構200的第一部分202的源極/汲極部分312、322上。在一些實施方式中，接觸插塞420可以穿過覆蓋在電晶體302a、302b及導電結構210b之上的層間介電層(未圖示)以耦接源極/汲極部分312及322。
如第2圖所示，一對反熔絲結構AF1、AF2形成在主動區102a及102b之間。導電結構210b作為反熔絲結構AF1、AF2的頂板。源極/汲極部分312及322分別作為反熔絲結構AF1、AF2的底板。隔離結構200的頂部隔離結構202U作為反熔絲結構AF1、AF2的頂板與底板之間的介電層。具體而言，反熔絲結構AF1包含導電結構210b、頂部隔離結構202U、以及與電晶體302a共享的源極/汲極部分312。類似地，反熔絲結構AF2包含導電結構210b、頂部隔離結構202U、以及與電晶體 302b共享的源極/汲極部分322。其他反熔絲結構可以形成在其他主動區之間。例如，另一對反熔絲結構可以形成在主動區104a及104b(繪示於第1圖)之間，並且導電結構210b及頂部隔離結構202U也可以分別作為頂板及介電層。
第3圖為根據本揭露之某些實施方式繪示的具有一對燒斷的反熔絲結構AF1、AF2的半導體佈局結構1000的俯視圖。第4圖為根據本揭露之某些實施方式之沿第3圖的線段A-A截取的截面圖。
請參考第3圖。在燒斷如第2圖所示的反熔絲結構AF1、AF2的期間，電壓(例如，1V)被施加到連接線502以選擇電晶體302a、302b、302c，電壓(例如，6V)被施加到導電結構210b，並且閘極結構310之間的源極/汲極部分312及閘極結構320之間的源極/汲極部分322通過接觸插塞420接地。因此，如第4圖所示，反熔絲結構AF1、AF2兩端(即，源極/汲極部分312、322與導電結構210b)之間的電壓差使介電層(即，頂部隔離結構202U)破裂(rupture)。如此，反熔絲結構AF1、AF2被擊穿(breakdown)且變為低電阻，而在半導體佈局結構1000中未選擇的其他反熔絲結構維持高電阻。也就是說，例如，半導體佈局結構1000中的導電結構210c與主動區102b、102c之間的頂部隔離結構202U沒有破裂。一對反熔絲結構AF1、AF2可以同時被燒斷並產生導電路徑，使得燒斷效率增加。
如上所述，根據本發明的實施方式，提供一種半導體佈局結構。在本揭示的半導體佈局結構中，隔離結構分隔多個主動區。多個電晶體分別設置在主動區中，且一對反熔絲結構設置在相鄰的主動區之間。具體而言，每個反熔絲結構的底板是相鄰電晶體的源極/汲極部分。也就是說，電晶體與相鄰的反熔絲結構共享一個源極/汲極部分。反熔絲結構的頂板嵌入在隔離結構中，此隔離結構分隔相鄰主動區中的電晶體，使得一對反熔絲結構具有相同的頂板。反熔絲結構的介電層為設置在頂板與共享源極/汲極部分之間的隔離結構。因此，一對反熔絲結構可以同時被熔斷，使得熔斷效率增加。本揭示的半導體佈局結構包含多個單位單元(unit cells)，其具有一個電晶體及一個反熔絲結構。由於反熔絲結構的頂板形成為嵌入隔離結構中，因此可以減小單位單元的尺寸，從而達到高裝置密度。
雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100 : 基板 102a, 102b : 主動區 202 : 第一部分 202U : 頂部隔離結構 202L : 底部隔離結構 206, 316, 326 : 上表面 210 : 導電結構 212 : 側壁 214, 314, 324 : 下表面 302a, 302b : 電晶體 310, 320 : 閘極結構 312, 322 : 源極/汲極部分 420 : 接觸插塞 AF1, AF2 : 反熔絲結構 W1, W2 : 寬度

Claims (15)

  1. 一種半導體佈局結構，包含：一基板，包含沿一第一方向延伸的多個主動區，其中該些主動區藉由一隔離結構彼此分隔；多個閘極結構，沿垂直於該第一方向的一第二方向橫跨該些主動區，其中該些主動區中的每一個包含一對源極/汲極部分位於各該閘極結構的相對側；以及多個導電結構，嵌入在該隔離結構的一第一部分中，其中該隔離結構設置在該第一方向上相鄰的該些主動區之間，該些導電結構沿該第二方向延伸，並藉由該隔離結構與該些源極/汲極部分分隔，其中該隔離結構的該第一部分包含：一底部隔離結構，設置在該些主動區之間；以及一頂部隔離結構，設置在該底部隔離結構之上，且沿該第一方向延伸到該隔離結構的該第一部分的相對側的該些主動區中。
  2. 如請求項1所述之半導體佈局結構，其中該些導電結構具有一側壁，該側壁的一部分被該頂部隔離結構覆蓋。
  3. 如請求項1所述之半導體佈局結構，其中該隔離結構的該第一部分具有一寬度大於該些導電結構在該第一方向上的一寬度。
  4. 如請求項1所述之半導體佈局結構，其中該隔離結構更包含一第二部分設置於該第二方向上的該些主動區域之間。
  5. 如請求項1所述之半導體佈局結構，其中一第一閘極結構及一第二閘極結構設置在各該主動區上，且各該主動區具有一共用源極/汲極部分與該第一閘極結構及該第二閘極結構共享。
  6. 如請求項1所述之半導體佈局結構，更包含分別連接至該些導電結構、該些源極/汲極部分、及該些閘極結構的多個接觸插塞。
  7. 如請求項6所述之半導體佈局結構，更包含沿該第一方向延伸，且藉由該些接觸插塞連接至該閘極結構的多個連接線。
  8. 一半導體結構，包含：一基板，具有彼此分隔的一第一主動區及一第二主動區；一第一電晶體及一第二電晶體，分別設置在該第一主動區及該第二主動區中；一隔離結構，設置在該第一電晶體及該第二電晶體之間， 其中該隔離結構具有一突出部分橫向地延伸至該第一主動區及該第二主動區中；以及一導電結構，嵌入在該隔離結構中，其中該導電結構與該第一電晶體及該第二電晶體藉由該隔離結構的該突出部分分隔。
  9. 如請求項8所述之半導體結構，其中該導電結構具有一側壁，該側壁的一部分被該隔離結構的該突出部分覆蓋。
  10. 如請求項8所述之半導體結構，其中該隔離結構具有一寬度大於該導電結構的一寬度。
  11. 如請求項8所述之半導體結構，其中該第一電晶體及該第二電晶體分別包含一閘極結構位於該基板上、及一對源極/汲極部分位於該基板中。
  12. 如請求項11所述之半導體結構，其中該些源極/汲極部分具有一下表面位於該導電結構的一下表面下方。
  13. 如請求項11所述之半導體結構，其中該隔離結構的該突出部分具有一上表面與該些源極/汲極部分的一上表面齊平。
  14. 如請求項11所述之半導體結構，更包含多個接觸插塞分別連接至該導電結構、該些源極/汲極部分中遠離該導電結構的一個、以及該閘極結構。
  15. 如請求項14所述之半導體結構，更包含一連接線耦接至該閘極結構。
TW109144776A 2020-05-04 2020-12-17 半導體結構及半導體佈局結構 TWI749953B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US16/865,429 US11315918B2 (en) 2020-05-04 2020-05-04 Semiconductor structure and semiconductor layout structure
US16/865,429 2020-05-04
US16/865,428 2020-05-04
US16/865,428 US11107730B1 (en) 2020-05-04 2020-05-04 Method of manufacturing semiconductor device with anti-fuse structures

Publications (2)

Publication Number Publication Date
TW202143396A TW202143396A (zh) 2021-11-16
TWI749953B true TWI749953B (zh) 2021-12-11

Family

ID=78303374

Family Applications (2)

Application Number Title Priority Date Filing Date
TW109144776A TWI749953B (zh) 2020-05-04 2020-12-17 半導體結構及半導體佈局結構
TW110101978A TWI779462B (zh) 2020-05-04 2021-01-19 製造半導體結構的方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW110101978A TWI779462B (zh) 2020-05-04 2021-01-19 製造半導體結構的方法

Country Status (2)

Country Link
CN (2) CN113611703A (zh)
TW (2) TWI749953B (zh)

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI483347B (zh) * 2012-04-27 2015-05-01 Sony Corp 記憶體器件，半導體單元及其操作方法，以及電子裝置
TWI496273B (zh) * 2008-09-19 2015-08-11 Semiconductor Energy Lab 半導體裝置
TWI518849B (zh) * 2011-09-14 2016-01-21 半導體組件工業公司 包含具有反熔絲組件之非揮發性記憶體結構之電子器件及其形成方法
TWI528501B (zh) * 2011-09-14 2016-04-01 半導體組件工業公司 包含具有反熔絲組件之非揮發性記憶體結構之電子器件及其形成方法
TW201635495A (zh) * 2014-12-25 2016-10-01 Renesas Electronics Corp 半導體裝置及其製造方法
US20160329282A1 (en) * 2014-02-11 2016-11-10 Intel Corporation Embedded fuse with conductor backfill
TW201707151A (zh) * 2015-05-07 2017-02-16 芬史蓋爾公司 超薄通道電晶體結構、製造及應用
US20170373005A1 (en) * 2016-06-22 2017-12-28 Globalfoundries Inc. Anti-fuses with reduced programming voltages
US20180114582A1 (en) * 2016-10-21 2018-04-26 Synopsys, Inc. One-time programmable bitcell with native anti-fuse
US20200051913A1 (en) * 2018-08-10 2020-02-13 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6512263B1 (en) * 2000-09-22 2003-01-28 Sandisk Corporation Non-volatile memory cell array having discontinuous source and drain diffusions contacted by continuous bit line conductors and methods of forming
CN1230905C (zh) * 2001-04-26 2005-12-07 株式会社东芝 半导体器件
US7085153B2 (en) * 2003-05-13 2006-08-01 Innovative Silicon S.A. Semiconductor memory cell, array, architecture and device, and method of operating same
KR100739658B1 (ko) * 2006-07-03 2007-07-13 삼성전자주식회사 반도체 장치의 제조 방법.
TW201203253A (en) * 2010-07-06 2012-01-16 Maxchip Electronics Corp One time programmable memory and the manufacturing method and operation method thereof
JP2012222285A (ja) * 2011-04-13 2012-11-12 Elpida Memory Inc 半導体装置およびその製造方法
US20140264444A1 (en) * 2013-03-13 2014-09-18 International Business Machines Corporation Stress-enhancing selective epitaxial deposition of embedded source and drain regions
JP2014220376A (ja) * 2013-05-08 2014-11-20 ソニー株式会社 半導体装置およびその製造方法
US9806084B1 (en) * 2016-06-06 2017-10-31 International Business Machines Corporation Anti-fuse with reduced programming voltage
CN108735710B (zh) * 2017-04-14 2020-05-08 中芯国际集成电路制造(上海)有限公司 反熔丝结构电路及其形成方法
US10332873B2 (en) * 2017-06-12 2019-06-25 Micron Technology, Inc. Apparatus comprising antifuse cells
US10381351B2 (en) * 2017-12-26 2019-08-13 Nanya Technology Corporation Transistor structure and semiconductor layout structure
US10825931B2 (en) * 2018-02-13 2020-11-03 Nanya Technology Corporation Semiconductor device with undercutted-gate and method of fabricating the same
US10453792B2 (en) * 2018-03-20 2019-10-22 International Business Machines Corporation High density antifuse co-integrated with vertical FET

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI496273B (zh) * 2008-09-19 2015-08-11 Semiconductor Energy Lab 半導體裝置
TWI518849B (zh) * 2011-09-14 2016-01-21 半導體組件工業公司 包含具有反熔絲組件之非揮發性記憶體結構之電子器件及其形成方法
TWI528501B (zh) * 2011-09-14 2016-04-01 半導體組件工業公司 包含具有反熔絲組件之非揮發性記憶體結構之電子器件及其形成方法
TWI483347B (zh) * 2012-04-27 2015-05-01 Sony Corp 記憶體器件，半導體單元及其操作方法，以及電子裝置
US20160329282A1 (en) * 2014-02-11 2016-11-10 Intel Corporation Embedded fuse with conductor backfill
TW201635495A (zh) * 2014-12-25 2016-10-01 Renesas Electronics Corp 半導體裝置及其製造方法
TW201707151A (zh) * 2015-05-07 2017-02-16 芬史蓋爾公司 超薄通道電晶體結構、製造及應用
US20170373005A1 (en) * 2016-06-22 2017-12-28 Globalfoundries Inc. Anti-fuses with reduced programming voltages
US20180114582A1 (en) * 2016-10-21 2018-04-26 Synopsys, Inc. One-time programmable bitcell with native anti-fuse
US20200051913A1 (en) * 2018-08-10 2020-02-13 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same

Also Published As

Publication number Publication date
CN113611684A (zh) 2021-11-05
TW202143495A (zh) 2021-11-16
TWI779462B (zh) 2022-10-01
CN113611703A (zh) 2021-11-05
TW202143396A (zh) 2021-11-16

Similar Documents

Publication Publication Date Title
US7269898B2 (en) Method for making an edge intensive antifuse
US8076673B2 (en) Recessed gate dielectric antifuse
US20090243032A1 (en) Electrical fuse structure
KR102369926B1 (ko) 안티 퓨즈 소자, 안티 퓨즈 어레이 및 그 동작 방법
KR102390987B1 (ko) 반도체 소자 및 이를 제조하기 위한 방법
US11315918B2 (en) Semiconductor structure and semiconductor layout structure
KR20160125114A (ko) 이-퓨즈를 구비하는 반도체장치 및 그 제조 방법
CN113571492A (zh) 半导体器件
KR102633049B1 (ko) 반도체 소자
JP2012079942A (ja) 半導体装置
US20240023327A1 (en) Vertical fuse memory in one-time program memory cells
TWI749953B (zh) 半導體結構及半導體佈局結構
TW202139392A (zh) 半導體裝置
CN112447734A (zh) 存储器器件及其制造方法
US11107730B1 (en) Method of manufacturing semiconductor device with anti-fuse structures
JP2000269471A (ja) 不揮発性半導体記憶装置及びその製造方法
US10163520B1 (en) OTP cell with improved programmability
CN110752212A (zh) 半导体器件
JPH1093081A (ja) 半導体素子、半導体記憶装置、半導体素子の製造方法
US20220302056A1 (en) Semiconductor storage device and method for fabricating semiconductor storage device
US20240164102A1 (en) Semiconductor storage device
US20230096886A1 (en) Semiconductor integrated circuit device and method of providing bias power to the same
JPS5984574A (ja) 半導体装置
TW202312398A (zh) 半導體裝置及基板
KR20220017175A (ko) 웨이퍼 대 웨이퍼 본딩 구조를 갖는 반도체 장치 및 그 제조방법