TW201707151A - 超薄通道電晶體結構、製造及應用 - Google Patents

超薄通道電晶體結構、製造及應用 Download PDF

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Abstract

本文中教示了利用由嵌入於一半導體基板中之介電質主體支撑之超薄通道的電晶體裝置。該超薄通道不經受一高溫退火製程，且因此並非高摻雜的。實情為，源極及汲極形成與該通道之肖特基接面。缺乏一高溫退火使該等電晶體能够在一階層狀結構中建構於彼此頂部而在製造期間不熔化下部階層。在一階層狀結構中製造電晶體之能力使許多新穎裝置及架構可用。

Description

超薄通道電晶體結構、製造及應用 [相關申請案的交叉引用]
本申請案主張以下美國臨時專利申請案的優先權：2015年5月8日申請之標題為「Vertical Gate CCD Imaging Semiconductor Devices and Methods of Their Fabrication Based on Vertical Super-Thin Body Semiconductor on Dielectric Wall」的美國臨時專利申請案第62/158,109號；2015年5月7日申請之標題為「Semiconductor Logic and Memory Stackable Devices Made of Vertical Super-Thin Body Semiconductor on Dielectric Wall and Methods of Their Fabrication」的美國臨時專利申請案第62/158,164號；2015年5月8日申請之標題為「Vertical Gate CMOS IS Semiconductor Devices and Methods of Their Fabrication」的美國臨時專利申請案第62/158,853號；及2015年5月11日申請之標題為「Advanced Semiconductor Devices made of Vertical Super-Thin Body Semiconductor on Dielectric Wall and Methods of Their Fabrication」的美國臨時專利申請案第62/159,472號。上述引用的申請案中之每一者之全文以引 用的方式併入本文中。
[以引用的方式併入]
以下申請案及專利的全文以引用的方式併入：US8796085 B2 08/2014 Koldiaev等人US2014/0103414 A1 04/2014 Koldiaev等人US8796085 B2 08/2014 Koldiaev等人
本發明係關於半導體積體電路製造之領域，且更具體而言係關於基於由STI壁上半導體結構製成之垂直超薄體場效電晶體(VSTB-FET)裝置之概念的進一步發展的高級3D鰭式FET裝置設計及其製造方法。
本發明概言之係關於半導體裝置及其製造方法之領域，且更具體而言係關於可以複數個階層堆疊之三維邏輯及非揮發性記憶體裝置及其他類似裝置，其採用基於鰭之裝置架構及相關製造方法進行設計及製造。
本發明概言之係關於半導體裝置及其製造方法之領域，且更具體而言係關於採用基於垂直鰭之裝置架構及相關製造方法而設計及製造的CMOS影像感測器區域。
本發明係關於半導體積體電路製造之領域，且更具體而言係關於可在電荷耦合裝置影像感測器(CCD IS)中使用的通用裝置集合及其製造方法，CCD IS係由提供顯著較高之成像器效能的基於垂直超薄體(VSTB)之垂直閘 極CCD結構及基於VSTB-FET之周邊電路製成的。
圖1A(先前技術)中示出在半導體行業中廣泛使用的標準平面MOSFET裝置之橫截面。MOSFET包括：相應地摻雜之單晶矽基板200；源極500、汲極600之重摻雜層，其經由肖特基接面(二極體)連接至通常由金屬矽化物材料製成之金屬源極/汲極510，金屬源極/汲極510連接至源極/汲極低電阻接觸層560；閘極介電質堆疊或單一層700；間隔件550；及導電閘極電極堆疊或單一層800。出於MOSFET示意性表示之簡單起見，未示出源極500及汲極600結構細節，諸如凸起的源極/汲極磊晶層、LDD層等等。在圖式之左側及右側示出了用於隔離兩個MOSFET之STI層300，但未示出垂直於橫截面圖之方向上的STI層。
圖1B(先前技術)中示出在半導體行業中正處於研究中之肖特基MOSFET裝置設計。MOSFET包括：相應地摻雜之單晶矽基板200；閘極介電質堆疊或單一層700；間隔件550；導電閘極電極堆疊或單一層800；源極500及汲極600電極之重摻雜層，其在頂部經由肖特基接面(二極體)連接至通常由金屬矽化物材料製成之金屬源極/汲極510；源極/汲極低電阻接觸層560，其在底部連接至金屬源極/汲極，具有沿著閘極介電質-基板界面定位之反轉層，閘極介電質-基板界面連接至金屬源極/汲極510。 金屬源極/汲極層510在閘極介電質下方延伸以與其末端附近的通道重疊，使得金屬源極/汲極材料沿著閘極-介電質界面在重疊距離內與閘極介電質直接接觸。出於MOSFET示意性表示之簡單起見，未示出源極500及汲極600結構細節，諸如凸起的源極/汲極磊晶層、LDD層等等。在左側及右側示出隔離兩個MOSFET之STI層300。典型的金屬源極/汲極由類似於PtSi、NiSi及其類似者之金屬矽化物形成，此係因為沒有金屬可以金屬形式保持穩定地與矽接觸。金屬氮化物通常不適合用於金屬源極/汲極，因為其與n通道MOSFET相比需要較高功函數。肖特基MOSFET之關鍵特徵為金屬層510之費米能階與半導體通道費米能階之間的肖特基能量障壁，半導體通道費米能階由基板通道摻雜判定且由閘極電位調變。肖特基MOSFET CMOS技術歸因於此問題及一些其他問題而仍不用於大量生產。p通道肖特基MOSFET通常以相當可接受之方式執行，而n通道肖特基MOSFET通常具有低效能、高漏電流，及高Vth及驅動電流可變性。n通道肖特基MOSFET不在執行存在三個基本原因。(1)歸因於閘極下方之高基板通道摻雜，由於其對於具有小節點數目之平面CMOS技術為典型的，因此歸因於高摻雜將表面電位設定得相當高，使得為了使低Vth用於高效能應用，需要非常低之功函數金屬以用於使此肖特基接面為約4eV。低功函數金屬之選擇有限，低功函數金屬與矽製程整合技術相容且形成矽化物。即使對於此限制之材料集合，作為基本 物理原因，存在所謂的「金屬誘發之界面陷阱」形成機制之效應，其對於較低功函數材料較强，且此效應對肖特基接面品質及穩定性具有還有影響。(2)裝置架構使得金屬矽化物層置放於在重疊距離內之閘極介電質下方，使得其與閘極介電質接觸且藉由金屬污染而污染閘極，此降低閘極介電質可靠性從而將TDDB降至規格以下。(3)用於肖特基障壁形成之典型金屬為矽化物，其具有在矽化物形成期間藉由摻雜物分離自相當高摻雜之矽基板至冶金接面附近實現摻雜重新分佈的效應。此效應經不良地理解，因為低溫摻雜物重新分佈通常導致不可控制之費米能階位移。因此，用於金屬源極/汲極之功函數工程及其處理為待解决以藉由縮放進一步改良裝置效能之重要問題。本發明中已解决較短通道長度中之此問題。縮放之MOSFET中之功函數工程的另一重要態樣係關於閘極功函數工程及處理，其對於諸如三閘極之非平面MOSFET尤其重要，非平面MOSFET中尚未成功地實施金屬源極/汲極。針對部分耗盡(PD)及完全耗盡(FD)之SOI之類似的金屬源極/汲極架構處於研究中。儘管其為用於源極/汲極寄生電阻降低之有前景的解决方案，但目前為止成功極少。
圖2(先前技術)說明基於鰭式FET裝置概念之3D MOSFET設計(稱作三閘極MOSFET)的基本2D特徵，三閘極MOSFET具有與沿著用於三閘極類型之裝置概念之通道之功函數分佈的2D效應相關的重要縮放問題，其在通道長度减小的情况下變得重要。示意性地繪製了在三 閘極鰭之大約中等深度處的水平橫截面，以示出三閘極MOSFET之一些原理層及判定沿著通道之功函數非均勻性的金屬閘極堆疊結構之2D特徵。三閘極由鰭100組成，鰭100具有在兩側之閘極介電質層700、在兩側之金屬功函數層703，及閘極電極填充層800，閘極電極填充層800為跨越雙閘極裝置之閘極的典型結構。沿著閘極長度方向，示出在源極側522及汲極側622處之LDD層，以及間隔件層550及對應的源極/汲極層500及600。為了簡化圖式，並未示出間隔件550及其他特徵之多層結構的所有細節。與判定沿著通道之功函數非均勻性的功函數金屬閘極堆疊中之2D效應相關的結構之關鍵特徵與下文針對圖5(先前技術)所解釋的相同。本發明中已解决較短通道長度中之此問題。
存在用於在20nm以下之技術節點下進行大量生產的兩種主要CMOS裝置：(1)三閘極，其為塊狀垂直鰭式雙閘極MOSFET之變型(儘管其稱作三閘極結構，但在關鍵考慮方面，裝置實際上為雙閘極類型)；及(2)作為平面單閘極裝置製造於薄埋藏氧化物(BOX)上的平面的完全耗盡之SOI(FD-SOI)MOSFET。裝置密度歸因於縮放而恆定地增大且對其免除裝置縮放物理學之關鍵分析及裝置密度縮放正接近限制之最近公布。縮放限制存在一些基本的根本原因：(i)縮放鰭或UTB厚度；(ii)源極/汲極經重摻雜以用於大量生產主要CMOS裝置，此在縮放源極/汲極大小時使寄生電容升高；(iii)金屬閘極功函數堆疊厚度， 其為大約6nm左右，歸因於以下基本物理原因而不能製得比此更薄：多層結構中之費米能階沈降及費米能階沈降之2D效應導致功函數在閘極長度之拐角邊緣處的非均勻分佈，此變成接近堆疊厚度之雙倍大小的閘極長度之關鍵縮放限制因素。實際上對於單功函數整合方案，理論限制為大約3nm至4nm，此顯著减輕在通道長度在14nm至10nm之範圍內的情况下對下一節點之縮放挑戰，但在閘極及通道長度在10nm以下的情况下對未來技術節點之縮放挑戰恢復。使用VSTB-FET裝置設計構造層，可解决增大裝置密度並在10nm以下之技術節點中將基於VSTB-FET之裝置整合至CMOS或BiCMOS技術中的挑戰。本發明解决所有此等縮放挑戰。實際上，此等裝置設計發明可藉由使用向後縮放方法而向後用於20nm以上之節點。
在三閘極及FD-SOI類型之裝置中使用任何金屬源極/汲極設計的主要問題來自於下文所描述之處理特徵。以跨越300mm(或未來為450mm)之晶圓的所需厚度均勻性在SOI上製造6nm至2nm之超薄體(UTB)，如FD-SOI所需要的為不可能的。若將較厚及較便宜的20nm及更厚之SOI基板用作開始材料，則需要關鍵製造步驟以使SOI較薄。迄今為止已知的僅有解决方案為藉由氧化使SOI較薄。此步驟對於SOI之相當均勻的薄化為良好的，但其在移動性降級、廣泛擴大之缺陷形成、裝置洩漏及可靠性衰减方面對SOI之品質存在一些巨大影響。尤其脆弱的為與BOX之底部SOI界面。如下描述引起此等效應之 實體機制。c-Si之氧化伴隨有間隙Si原子(Si-I)之高速生成。此在許多年以前已由氧化增强之硼擴散之直接觀察確認，因為硼擴散僅由Si-I促成。另一現象為氧氣以可使c-Si中之氧氣濃度達到其可溶性極限之水平注入至c-Si中。此已在O18同位素用於c-Si氧化時由具有O18同位素之c-Si基板之飽和度的直接觀察確認，且彼等同位素易於使用二次離子質譜(SIMS)及其他材料分析技術偵測，因為所有自然存在之氧中的99%以上作為O16同位素而存在，O16同位素作為標準的直拉矽(Cz-Si)晶圓中之濃度在1e18cm-3至3e18cm-3之範圍內的污染物可易於獲得。過量Si-I和O導致其互動經由塊狀c-Si中之擴大缺陷的成核及生長(沈澱)及尤其有效之成核在c-Si-a-SiO2界面處發生。充分觀察到氧化堆疊缺陷(OSF)形成且其為此機制之非常熟知之直接確認。因此，氧化致薄化為有害的製程，如已在許多研究中在移動性降級及漏電流增加方面觀察到，且若氧化致薄化用於SOI薄化，則應預期此等效應。實際上，SOI上之鰭的氧化致薄化實際上亦出於相同原因導致不良裝置效能。出於若干原因，包括上文解釋之及由按大量生產進行實施之許多不成功之嘗試觀察到的原因，尚未證明SOI上之鰭式FET可製造。在22nm及14nm節點下以大量生產實施具有鰭寬度與高度之適度縱橫比的塊狀鰭式FET(亦稱作三閘極)，且塊狀鰭式FET現已變成跨越行業的R&D活動中的主流架構，其中此裝置概念之縮放處於謹慎的注意中。對於在10nm及以下之技術 節點，將塊狀鰭式FET縮放為三閘極結構以製作可高度製造之裝置似乎相當困難，因為需要6nm或更薄之薄鰭。歸因於鰭之機械易碎性及機械不穩定性，難以製造具有實際縱橫比之6nm以下之非常薄的鰭，且對於此薄鰭，反轉層形成之量子侷限效應在具有雙閘極而不管第三閘極時提出極少優點。因此，製作可縮放之三閘極電晶體對於實現其可接受之製造性帶來巨大障礙。值得注意，22nm節點三閘極之初始鰭厚度為22nm，且此鰭厚度經由氧化致薄化製程而在到製程結束時的最終結構之中等深度處變成8nm。此外，14nm節點之初始鰭厚度為大約14nm，且此鰭厚度再次經由氧化致薄化製程而在到製程結束時的最終結構之中等深度處變成~8nm。然而效能如何仍可足够優良以用於大量生產？原因在於三閘極鰭站立於塊狀c-Si上且其允許過量Si-I及O藉由擴散至基板中而下沈，Si-I及O在基板處經有效地吸收且不產生高於臨界濃度之擴大缺陷密度。兩個觀察支援此陳述：首先所有高解析穿透式電子顯微鏡影像(HR-TEM)示出某一擴大缺陷密度且公開的電氣資料示出過量裝置洩漏。此外，已知三閘極製造於具有比鰭高度厚得多之磊晶層厚度的磊晶晶圓上。已知標準的磊晶層具有1e16cm-3或以下之O污染濃度。而標準的直拉c-Si具有大約1e18cm-3至3e18cm-3，其在用於c-Si氧化之典型高溫範圍下始終處於飽和水平，使得來自氧化之過量O立即群集，從而導致擴大缺陷。因此，磊晶晶圓因為其非常低之初始O污染水平而成 為在製造期間使缺陷成核及生長偏移的必然材料選擇。來自三閘極製程整合之此等高缺陷密度及高洩漏效應為具有高效能及低雜訊電晶體裝置之禁止特徵。對於14nm節點與22nm節點有所區分，已經開發且藉由Intel在大量生產中實施之兩個其他非常重要的新穎特徵為：(i)幾乎矩形之鰭的梯形台座，其佔總的鰭高度之大約10%；(ii)固態源中之子鰭區域之適當類型的摻雜，可能有對p-MOSFET的來自PSG之P摻雜及對n-MOSFET的來自BSG之B摻雜。梯形台座有可能改良鰭之機械穩定性。但此特徵導致較高子Vth洩漏，因為鰭厚度在鰭底部顯著較寬。為了减少洩漏，建議子鰭摻雜以阻塞洩漏路徑。但PSG及BSG玻璃在鰭上之沈積及玻璃層自底部台座水平面上方之鰭的成功移除導致鰭表面粗糙度形成及通道移動性降級。即使每一裝置底面積之最終驅動電流對於大量生產裝置為可接受的，其亦指示對三閘極裝置概念之一些縮放限制。另一重要問題為藉由長期熱氧化進行之鰭薄化，摻雜物自玻璃驅入，及摻雜物自選擇性地生長之磊晶層驅入至鰭源極/汲極中為高溫步驟，該等步驟就熱預算(TB)而言非常難以縮小，以及其歸因於對高TB之需要而禁止使用多階層垂直可堆疊整合。藉由歸因於SOI或鰭之氧化致薄化製程而具有飽和擴大缺陷的源極/汲極層之矽化形成金屬源極/汲極無法成功，此歸因於管狀缺陷藉由以來自矽化物層之金屬原子鑲嵌擴大缺陷而形成，因而禁止使用三閘極類型之裝置的金屬源極/汲極概念。管狀缺陷為造成非常高的源 極/汲極漏電流及低產量之原因。所建議的本發明無此等負面影響，且提供高效能、低洩漏、高密度及大的縮放能力。
圖3(先前技術)示出用於廣泛應用之一般VSTB-FET之所有原理層的3D說明。為了最重要之層之位置的清楚起見，移除了一些部件。VSTB-FET為可製造於塊狀半導體基板或SOI基板(未示出)上之MOSFET。VSTB-FET將用於VSTB-FET操作之完全耗盡(FD)模式中，其中主體與塊狀晶圓基板之電連接為必要的，如圖3(先前技術)及圖4(先前技術)所說明。圖3(先前技術)、圖4(先前技術)及圖5(先前技術)所示之VSTB-FET裝置為半導體裝置，其包括：半導體低摻雜垂直超薄體100(VSTB，亦稱作鰭)，其連接至介電質主體300(諸如STI)之垂直壁，在底側106連接至塊狀半導體基板，在頂側107連接至隔離帽101；及閘極堆疊(GS)，其具有閘極介電質層700或包括高k層700及由金屬閘極堆疊(MGS)703組成之閘極電極之閘極介電質堆疊(GDS)，及閘極電極填充(GEF)800。閘極電極與介電質主體300相對地連接至VSTB表面105。介電質層400將GS與基板200隔離且减小閘極至基板的電容。需要時，在閘極溝渠202之底部處的基板200可藉由在隔離400下方之離子植入或在隔離層400由PSG或BSG玻璃製成之情况下藉由摻雜物自隔離層400驅入而適當地進行摻雜，從而導致子VSTB區之適當摻雜。源極500及汲極600(源極/汲極)形 成於介電質主體300中，介電質主體300在閘極之相對側連接至VSTB，從而產生VSTB-FET。VSTB(鰭)100形成為藉由硬式罩幕(帽101)附接至STI 300，VSTB(鰭)100藉由「間隔件形成」製程與STI硬式罩幕邊緣自對準，從而允許非常緊密地控制主體厚度及其機械穩定性。在閘極溝渠用諸如TEOS或HDP SiO2或其類似者之介電質材料填充於體積中之後，其中GS在稍後但在閘極堆疊形成(「閘極最後方法」)之前形成，源極及汲極在VSTB附近形成於STI層中。藉由以下步驟鄰近VSTB壁形成源極及汲極：將溝渠/孔垂直地蝕刻至STI中，及藉由c-Si層之選擇性磊晶生長(SEG)或藉由多晶Si層之沈積，隨後退火以將摻雜物自c-Si SEG層或多晶Si層驅入至VSTB之源極/汲極區502及602中而形成薄的重原位適當摻雜層。重摻雜SEG c-Si或多晶Si層以低電阻率材料堆疊(通常為障壁層及金屬層)，諸如適當的矽化物或/及惰性金屬或金屬氮化物覆蓋，且體積之其餘部分用惰性導電材料(諸如鎢)填充，接著以藉由使用化學機械拋光(CMP)進行之表面平面化而結束。此金屬堆疊形成與高度摻雜源極/汲極區域之肖特基接面，但並不構成金屬源極/汲極，且此設計不預期源極/汲極金屬功函數對VSTB-FET Vth之顯著影響。需要時，可在源極/汲極填充中形成凹口且接著用相對於SiO2及其類似者可選擇性地蝕刻之介電質(諸如SiN及其類似者)填充該凹口。可易於實施「閘極最後」及「閘極首先」方法，此取决於應用及可用之光微影能力。可使用 藉由隔離插塞900進行之VSTB隔離與藉由隔離溝渠902進行之閘極電極隔離的組合或僅使用一些額外切割罩幕以移除不需要VSTB之處的VSTB硬式罩幕(或VTSB帽)以在單一有效區域內製造單一或多個VSTB裝置。對於耐高輻射之應用或個別裝置必須與彼此及基板電隔離之其他應用，可易於藉由使用具有厚的SOI層之初始SOI晶圓將主體製成為VSTB SOI MOSFET，其中電流在VSTB通道中自源極水平地流動至汲極或在源極製造於底部且汲極製造於VSTB頂部的情况下垂直地流動。裝置亦可製成為介電質主體之隔離壁(諸如STI壁)上的奈米線之集合，以成為基於奈米線之VSTB-nWi-FET SOI裝置。
圖5(先前技術)說明將單獨論述之重要特徵。功函數金屬閘極堆疊具有限制此閘極電極架構之縮放能力的重要結構特徵。閘極介電質在水平方向上的典型實體厚度為大約2nm，因為其僅由高k層構成。在水平方向上在源極及汲極側存在兩個高k層使其通道長度减小4nm。藉由將閘極之罩幕製為4nm大，並不難以克服高k沈積製程之此2D效應，除非2D沈積提供並非尖銳之90°內角，而歸因於高k構成原子之表面擴散在拐角提供較厚的高k。若如此，則沿著通道之Vth分佈為不均勻的且製程較不可製造。功函數金屬閘極堆疊為大約5nm至8nm且由以下層組成：(i)至高k層之黏著層，其通常為~1nm厚之TiN；(ii)金屬蝕刻擋止層，其在使用雙功函數方案且至少一次將功函數層蝕刻掉時保護TiN及HfO2層以防 損壞，其通常由~1nm厚之TaN製成；(iii)功函數金屬材料或複合材料，其通常由TiAlN合金或類似於此之合金製成，其具有大約3nm之厚度；(iv)功函數保護層，其减小閘極電極填充材料對功函數層之功函數的影響，其為大約1nm之TiN或類似材料。閘極拐角處之閘極介電質及閘極金屬堆疊的2D效應由圖5(先前技術)中之虛線橢圓指示。若閘極通道長度為大約20nm及更長，則此等效應不足以擔憂。但當通道長度小於14nm時，沿著通道之2D功函數分佈成為主要擔憂之問題。
圖1A(先前技術)中示出廣泛用於半導體行業中之標準的MOSFET裝置設計。MOSFET包括：相應地摻雜之單晶矽基板200、源極500、汲極600、與源極/汲極(SD)之矽化接點510、接點560、閘極介電質堆疊或單一層700、間隔件550，及導電閘極堆疊或單一層800。出於MOSFET示意性表示之簡單起見，未示出源極500及汲極600結構細節，諸如凸起的SD磊晶層、LDD層等等。在圖式之左側及右側示出了用於隔離兩個MOSFET之STI層300，但亦未示出垂直於橫截面圖之方向上的STI層。為了使標準的MOSFET具有記憶體能力，以記憶體堆疊705替換閘極介電質堆疊，如圖9(先前技術)所示。記憶體堆疊705可由以下各項製成：(i)介電質堆疊，具有含有介電質介質，例如Si3N4或其類似者之電荷陷阱(CT)；(ii)「第一閘極介電質-導電浮動閘極(FG)-第二閘極間介電質」之堆疊；或(iii)具有鐵電層之堆疊。可藉由 施加高程式化或抹除電壓來將所有記憶體堆疊極化/去極化，該高程式化或抹除電壓設定其電荷狀態。電荷狀態為高負電荷或正電荷，其判定可藉由施加讀取電壓而感測的MOSFET之可區分臨限電壓，因而使此裝置成為MOS場效記憶體電晶體(MOSFEMT)。此等負極化或正極化電荷狀態之保留時間相當長，高達10年，此使其適合用於非揮發性記憶體(NVM)。圖9(先前技術)中之閘極導電層800通常由低電阻金屬材料製成，低電阻金屬材料通常為相應地矽化之p+摻雜或n+摻雜之多晶矽(聚矽)，其可不同於當用於MOSFEMT之不同最佳功函數為必要的時在標準MOSFET中的圖1A(先前技術)中之閘極導電層800。
反及快閃陣列由多列製造，其中一列為由MOSFEMT形成之一系列單元，每一列有一個源極及一個汲極，而在列中之MOSFEMT之間無源極及汲極，如圖10(先前技術)所示。反及快閃陣列中之行沿著字元線(WL)912而製造，字元線912可選擇每一列中之單元以用於程式化/抹除/讀取，而其他WL具有經施加以實現對選定單元之可尋址存取之高電壓。鄰近列中之每一者藉由使用位於圖10(先前技術)所示的列前方及後方之STI而彼此隔離。自圖10(先前技術)中之多閘極列結構之源極500至汲極600的長通道為位元線(BL)。經常使用每一列之選定電晶體，其與記憶體列串聯地置放。有時摻雜區域形成於單元間隔離層550下方以在啟動讀取功能時减小沿著列之總寄生電阻。經常對記憶體層705下方之通道區域適度地 摻雜以將初始Vth設定為所需位準並在程式化、抹除及讀取相鄰單元時减少電荷狀態干擾。
在桿狀(或圓柱狀)BL通道層150之外部具有水平WL且在內部具有垂直BL的垂直3D可堆疊反及陣列為已知的且在圖11(先前技術)中進行說明，BL通道層150由多晶Si製成，內部具有可選介電質同心桿(未示出)。記憶體閘極堆疊705環繞BL多晶Si導電垂直桿狀層，從而構成環繞式閘極裝置概念，其藉由所有字元線以自對準方式製成。
圖12(先前技術)中說明在外部具有垂直字元線912且在內部具有水平位元線(BL)151的垂直3D可堆疊反及陣列，從而構成雙閘極裝置概念，因為閘極912置放於BL 151半導體條之兩側。
圖13(a)(先前技術)示出實驗穿透式電子顯微鏡(TEM)橫截面視圖，TEM經由沿著具有垂直WL之特定垂直3D可堆疊反及陣列之8層3D垂直閘極的字元線(WL)的位元線(BL)製成。圖13(b)(先前技術)示出實際SONONOS記憶體結構之TEM影像：所有5個介電質層均由數字標記。關於圖12(先前技術)裝置架構之關鍵特徵為雙閘極在頂部連接至WL(由文字「多晶Si閘極」及「WSix」標記)，而在圖12(先前技術)中，WL在底部連接至雙閘極。BL多晶Si條厚度為大約30nm且條之間的隔離亦為大約30nm，如黑色粗體垂直線所指示。BL條形狀由虛線矩形所指示，且可見頂部條寬度與底部條相比顯 著較小。每一裝置為雙閘極薄膜電晶體(TFT)，其具有障壁工程矽-氧化矽-氮化矽-氧化矽-矽(BE-SONOS)電荷捕捉記憶體裝置，該記憶體裝置由在作為單一多晶Si「條」或「線」之BL兩側的「BE-SONOS」標記。真正的BE-SONOS實際上為SONONOS記憶體結構，其具有由氧化物-氮化物-氧化物三層製成之障壁工程結構。即使術語「線」經常用於大小為30nm乘30nm左右之條，其實際上為條，因為大小遠大於厚4nm之反轉層，4nm為使條在電方面表現得像線所需之大小。
圖6(先前技術)示出用於廣泛應用之一般VSTB-FET之所有原理層的3D說明。為了最重要之層之位置的清楚起見，移除了一些部件。VSTB-FET為可製造於塊狀半導體基板或SOI基板(未示出)上之MOSFET。VSTB-FET將用於VSTB-FET操作之完全耗盡(FD)模式中，其中主體與塊狀晶圓基板之電連接為必要的，如圖6(先前技術)及圖7(先前技術)所說明。圖6(先前技術)、圖7(先前技術)及圖8(先前技術)所說明之VSTB-FET裝置為半導體裝置，其包括：半導體低摻雜垂直超薄體100(VSTB，亦稱作鰭)，其連接至介電質主體300(諸如STI)之垂直壁，亦在底側106連接至塊狀半導體基板，在頂側107連接至隔離；及閘極堆疊(GS)，其由閘極介電質700或閘極介電質堆疊(GDS)701+702、金屬閘極堆疊(MGS)703+704及閘極電極填充(GEF)800組成，閘極堆疊(GS)在介電質主體(STI側)VSTB表面105之同一側或相對 側。介電質層400將GS與基板200隔離。需要時，閘極溝渠401/202之底部可在隔離400下方適當地摻雜，從而導致子VTSB區之適當摻雜。源極500及汲極600(SD)形成於介電質主體中，介電質主體在閘極之同一側或相對側連接至VSTB，從而產生VSTB-FET。VSTB(鰭)100形成為具有硬式罩幕，其藉由「間隔件形成」製程與STI硬式罩幕邊緣自對準，從而允許非常緊密地控制主體厚度。在閘極堆疊形成之前(「閘極最後方法」)藉由在將形成GS之體積中使用虛擬介電質填充(諸如SiO2或其類似者)而形成源極及汲極。在較佳實施例中，藉由以下步驟製作源極及汲極：將溝渠/孔垂直地蝕刻至鄰近VSTB表面105之STI中，及藉由c-Si層之選擇性磊晶生長(SEG)或藉由多晶Si層之沈積，隨後退火以將摻雜物自c-Si SEG層或多晶Si層驅入至VSTB之SD區502及602中而在該等溝渠/孔中形成薄的重原位適當類型摻雜層。重摻雜SEG c-Si或多晶Si層以低電阻率材料堆疊(通常為障壁層及金屬層)，諸如適當的矽化物或/及惰性金屬或金屬氮化物覆蓋，且體積之其餘部分用惰性導電材料(諸如鎢)填充，接著以藉由使用化學機械拋光(CMP)進行之表面平面化而結束。需要時，可在SD填充中形成凹口且接著用相對於SiO2及其類似者可選擇性地蝕刻之介電質(諸如SiN及其類似者)填充該凹口。亦可易於實施「閘極最後」及「閘極首先」方法，此取决於應用及可用之光微影能力。可使用藉由隔離插塞900進行之VSTB隔離與藉由隔離溝渠 902進行之閘極電極隔離的組合或僅使用一些額外切割罩幕以移除不需要VSTB之處的VSTB以在單一有效區域內製造單一或多個VSTB裝置。對於耐高輻射之應用或個別裝置必須與彼此及基板電隔離之其他應用，可易於藉由使用具有厚的SOI層之初始SOI晶圓將主體製成為VSTB SOI MOSFET，其中電流在VSTB通道中自源極水平地流動至汲極或在源極製造於底部且汲極製造於VSTB頂部的情况下垂直地流動。裝置亦可製成為介電質主體之隔離壁(諸如STI壁)上的奈米線之集合，以成為基於奈米線之VSTB-nWi-FET SOI裝置。
圖14(先前技術)至圖16(先前技術)示出沿著使用VSTB-FET設計製造的每一超級單元具有2位元之反及快閃行之字元線(WL)的一般布局視圖及一些橫截面視圖，其中可選虛擬源極/汲極(SD)530形成於一側且沿著VSTB BL 100而形成以沿著VSTB-FEMT BL 100進行較低電阻連接。若鐵電介電質堆疊(諸如SrTiO3及其類似者)或基於陷阱之記憶體堆疊(TANOS、SONOS及其類似者)形成為閘極記憶體堆疊705，則通常不需要虛擬SD 530。由於FG厚度與前幾代中的50nm至100nm之範圍相比如今縮小為5nm至10nm之範圍，因此通常亦不需要虛擬SD。經由互連件910施加至源極500且經由互連件911及WL施加至汲極600之BL電壓受層951保護。而且在前兩種情况中，記憶體堆疊705可在WL下方持續延伸，如圖15所示(先前技術)。若浮動閘極(FG)用於記憶體堆疊中，則 藉由使用間隔件製程以將僅在WL溝渠內之彼等層製造為圖16(先前技術)中所示之VSTB(鰭)間隔件而較好地形成FG及閘極間介電質。將使用切穿記憶體堆疊之隔離溝渠902而實現相鄰的WL反及快閃單元之間的FG隔離，而且需要時，藉由相對於閘極區域中所形成之隔離溝渠用例如類似於磷矽玻璃(PSG)之材料對VSTB行之彼等部分進行的高摻雜，磷矽玻璃(PSG)經沈積且隨後退火以將P摻雜物驅入至VSTB虛擬SD區域中，可將虛擬SD製成為沿著VSTB具有低電阻連接。藉由將此行重複至左側及右側，形成每一超級單元具有2位元之反及快閃陣列。
在為何不將三閘極及FD-SOI實施至快閃記憶體大量生產的許多原因中，主要原因為歸因於來自此章節中概述之製程整合特徵之擴大缺陷的高洩漏。以跨越300mm(或未來為450mm)之晶圓的所需厚度均勻性在SOI上製造6nm至2nm之超薄體，如FD-SOI所需要的為不可能的。若將較厚及較便宜的20nm及更厚之SOI基板用作開始材料，則需要關鍵製造步驟以使SOI較薄。迄今為止已知的僅有解决方案為藉由氧化使SOI較薄。此步驟對於SOI之相當均勻的薄化為良好的，但其在移動性降級、廣泛擴大之缺陷形成、裝置洩漏及可靠性衰减方面對SOI之品質存在一些巨大影響。尤其脆弱的為與BOX之底部SOI界面。如下描述引起此等效應之實體機制。c-Si之氧化伴隨有間隙Si原子之高速生成。此在許多年以前已由氧化增强之硼擴散之直接觀察確認，因為硼擴散僅由矽間 隙(Si-I)促成。另一現象為氧氣以可使c-Si中之氧氣濃度達到其可溶性極限之水平注入至c-Si中。此已在O18同位素用於c-Si氧化時由具有O18同位素之c-Si基板之飽和度的直接觀察確認，且彼等同位素易於使用二次離子質譜(SIMS)及其他材料分析技術偵測，因為所有自然存在之氧中的99%以上作為O16同位素而存在。過量Si-I和O導致其互動經由塊狀c-Si中之擴大缺陷的成核及生長(沈澱)及尤其有效之成核在c-Si-a-SiO2界面處發生。氧化堆疊缺陷(OSF)形成係此機制之非常熟知的直接確認。因此，氧化致薄化為有害的製程，如已在許多研究中在移動性降級及漏電流增加方面觀察到，且若氧化致薄化用於SOI薄化，則應預期此等效應。實際上，SOI上之鰭的氧化致薄化實際上亦出於相同原因導致不良裝置效能。出於若干原因，包括上文解釋之及由按大量生產進行實施之許多不成功之嘗試觀察到的原因，尚未證明SOI上之鰭式FET可製造。在22nm及14nm節點下以大量生產實施具有鰭寬度與高度之適度縱橫比的塊狀鰭式FET(亦稱作三閘極)，且塊狀鰭式FET現已變成跨越行業的R&D活動中的主流架構，其中此裝置概念之縮放處於謹慎的注意中。對於在10nm及以下之技術節點，將塊狀鰭式FET縮放為三閘極結構以製作可高度製造之裝置似乎相當困難，因為需要6nm或更薄之薄鰭。歸因於鰭之機械易碎性及不穩定性，難以製造具有實際縱橫比之6nm以下之非常薄的鰭，且對於此薄鰭，反轉層形成之量子侷限效應在具有 雙閘極而不管第三閘極時顯示極少優點。因此，製作可縮放之三閘極電晶體對於實現其可接受之製造性帶來巨大障礙。值得注意，三閘極22nm節點之初始鰭厚度為22nm，且此鰭厚度經由氧化致薄化製程而在到製程結束時的最終結構之中等深度處變成8nm。然而效能如何仍可足够優良以用於大量生產？原因在於三閘極鰭站立於塊狀c-Si上且其允許過量Si-I及O擴散至基板中，Si-I及O在基板處經有效地吸收且不產生高於臨界濃度之擴大的缺陷密度。兩個觀察支援此陳述：首先所有高解析穿透式電子顯微鏡影像(HR-TEM)示出某一擴大之缺陷密度且公開的電氣資料示出過量裝置洩漏。此外，已知三閘極製造於具有厚度為大約2微米之磊晶層的磊晶晶圓上。已知標準的磊晶層具有1e16cm-3或以下之O污染濃度。而標準的直拉c-Si具有大約1e18cm-3至3e18cm-3，其在用於c-Si氧化之典型高溫範圍下始終處於飽和水平，使得來自氧化之過量O立即群集，從而導致擴大缺陷。因此，磊晶晶圓因為其非常低之初始O污染水平而成為在製造期間使缺陷形成偏移的必然材料選擇。
最近發明之半導體裝置包括形成於作為隔離基板之介電質主體壁(諸如STI壁)上的半導體低摻雜垂直超薄體(VSTB)，其使VSTB主體在底側連接至塊狀半導體晶圓，在頂側連接至隔離帽，在STI側連接至源極及汲極，在與STI-VSTB界面相對的一側(或需要時，在與源極/汲極相同的一側)連接至閘極介電質堆疊及閘極電極堆疊， 從而產生場效電晶體(VSTB-FET)。VSTB主體製成為與STI硬式罩幕邊緣自對準，從而允許非常緊密地控制VSTB主體厚度。藉由在隔離壁側連接至VSTB半導體主體的VSTB側(如特定實施例的STI中)在隔離壁中垂直地蝕刻溝渠/孔，且用c-Si之重摻雜SEG層或用適當地摻雜為p+或n+類型的沈積之多晶Si填充該等溝渠/孔並藉由低電阻率材料或包括任何適當矽化物、金屬氮化物障壁層或/及金屬之材料堆疊覆蓋而製作源極及汲極。裝置非常靈活地以非常有效之方式容納肖特基障壁源極/汲極。穿隧MOSFET亦易於利用在其中使用適當材料之隔離壁(諸如STI)中蝕刻孔/溝渠之源極/汲極形成方法的優點而形成。熟習此項技術者可自具有適當功函數之材料及穿隧障壁以及障壁材料設計並形成源極/汲極以在需要時防止VSTB半導體材料與源極/汲極形成材料之任何化學互動。就此而言，任何異質接面可形成為提供VSTB FET之適當切換特性的VSTB-FET源極/汲極堆疊。可易於實施「閘極首先」或「閘極最後」方法，此取决於應用及可用之光微影能力。可經由藉由隔離插塞進行之裝置之間的VSTB主體隔離與藉由隔離溝渠進行之閘極電極隔離的組合或僅使用切割罩幕以移除用於形成VSTB及用於移除不需要VSTB之處之VSTB的硬式罩幕以在單一有效區域中製造單一或許多VSTB FET裝置。需要時，對於抗高輻射應用，或個別裝置必須與彼此及基板電隔離之其他應用，VSTB主體可易於製成為厚的SOI基板上之VSTB SOI MOSFET。電流可分別在源極及汲極在VSTB之左側及右側的情况下水平地流動或在源極及汲極在VSTB底部及頂部的情况下垂直地流動。需要時，裝置亦可製成為具有絕緣壁(諸如STI壁)上的奈米線MOSFET之集合，從而產生作為基於奈米線之裝置的VSTB-nWi-FET。為微處理器(μP)之高效能(HP)及SoC需要具有嵌入式DRAM(eDRAM)及嵌入式SRAM。經設計以啟用智慧型電話及其他行動裝置之低功率(LP)及超低功率(ULP)SoC產品具有0.1nA/μm或以下之低洩漏規格。可程式化SoC(所謂的pSoC)及一些其他產品需要具有反或型或/及反及型嵌入式快閃記憶體。彼等列出的產品及許多獨立記憶體產品，諸如DRAM、反或及反及快閃(浮動閘極、基於陷阱及基於鐵電的)、SRAM及其他獨立或嵌入式半導體產品可使用VSTB-FET作為基本建構裝置及基本製造方法而製造。
增大快閃裝置密度之持續趨勢已導致使用快閃陣列之3D堆疊。VSTB中之摻雜的存在導致與隨機摻雜擾動(RDF)相關的臨限電壓(Vth)可變性之存在，臨限電壓(Vth)可變性為基於高摻雜通道之標準CMOS技術中的Vth可變性的主要分量。VSTB-FET及VSTB-FEMT裝置概念易於在任何3D堆疊中製造為多階層架構。低Vth可變性、低洩漏及低雜訊使VSTB-FET及VSTB-FEMT適合用於所發明的及下文針對反及及反或快閃所描述的一些主要架構中的3D整合，以用於HP/LP/ULP ULSI、微處理器、SRAM、DRAM、類比IC、RF及將藉由規格層級分裂 為階層之混合信號IC：所需之效能愈高，將用於製作IC之階層愈低。因此，半導體行業在使用單一統一的裝置概念設計彼等裝置(如果可能的話)方面需要革新，且VSTB-FET概念為其提供在半導體行業中之較廣泛的使用。
光敏裝置可為SoC產品之一部分，且光敏裝置之陣列可為數位攝影晶片之CMOS影像感測器(CMOS IS)之一部分。具有四個切換電晶體之典型的一般CMOS IS像素廣泛用於實踐，且藉由使用光電二極體(PD)089及浮動二極體(FD)083及四個切換電晶體之等效電路的橫截面呈現在圖17(先前技術)中說明為混合表示。藉由操作MOSFET之Tx及Rx，在預充電循環期間將PD 089充電至某一高電壓。接著光將PD接通且PD開始生成電子-電洞對，其中電子由PD積聚。在讀取PD電荷狀態之前，經由MOSFET Rx將FD 083充電至高於PD電壓。在將Tx接通之後，將積聚於PD中之電荷子PD帶至FD且變換為線性地對應於自PD取出之電荷的電位。FD電位經過源極隨耦器Dx且當像素由選定MOSFET Sx選擇時，信號經過V輸出線至類比-數位轉換(ADC)電路。圖18(先前技術)中示出CMOS IS像素之布局說明，CMOS IS像素具有兩個PD及對於兩個PD共同之切換電路。自設計觀點來看，三個導電層用於將PD連接至外部世界。多晶Si層082及金屬-1層081用於內部連接且用於進行至ADC及像素驅動IC之水平互連(「位元線」)。而金屬-2層用於進行垂直互連(「字元線」)，如圖18(先前技術)中所標記。而且只要可 能，源極及汲極之有效區域080用作源極與汲極之間的互連。所有像素由STI 300隔離。此IS像素存在兩個關鍵效能參數：最低光照射强度下之最小電荷Q最小及最高光强度下之最大電荷Q最大，其可由PD在固定積聚(整合)時間內整合。兩個效能參數皆受CMOS IS設計及製程整合品質限制。Tx及Dx之雜訊底及PD之暗電流限制Q最小，而Q最大受PD電容及預充電電壓限制。PD將具有經低摻雜以减少暗電流之PD電容板，暗電流受强烈依賴於摻雜水平之肖克萊-裏德-霍爾(SRH)生成機制限制。歸因於n-p-光電二極體之n板的此低摻雜，預充電電壓受PD準中性層之總耗盡效應限制。因此，像素之動態範圍(其為Q最大與Q最小之比)由像素設計及判定暗電流(洩漏)之空間電荷區(SCR)內的PD中之陷阱濃度判定。存在許多增大PD電容及减少暗電流及MOSFET之雜訊底的努力及專利解决方案。
平面CMOS IS PD積聚電荷、尋址PD並將電荷從PD轉移至電荷至電壓變換二極體的替代方法為基於電荷耦合裝置(CCD)之方法，其中CCD光敏裝置以CCD列補充以用於電荷保留及轉移。圖19(先前技術)中說明三相CCD之橫截面視圖及其功能之示意圖。CCD基本上為MOS電容器(MOS-C)鏈，其製作於半導體基板200上，且具有閘極介電質701及由第一多晶Si製成之偶數閘極821及由第二多晶Si製成之奇數閘極822，在彼此鄰接之MOS-C之間具有薄的橫向隔離820。相V1下方之第一 MOS-C實際上為MOS光電二極體(MOS-PD)。相V1下方之MOS-PD經强烈地偏置以形成厚的SCR 051，且當光接通時，其開始將與光强度及積聚(整合)時間成正比之光生電荷積聚於SCR中。在整合時間(訊框時間)結束之後，較高電壓施加至相V2以將電荷轉移至相V2閘極052下方，伴隨著V1電壓逐步下降且接著V2以階梯狀下降至在V2下方容納不超過飽和電壓的位準。藉由將下一閘極相V3轉為較高電壓，轉移電荷以作為右手方向之另一步驟。閘極V3 053下方之SCR經設計以將轉移製程與下一CCD裝置隔離。藉由如此進行許多次，在照射循環期間在所有V1閘極下方整合之電荷轉移至非常右手閘極，在右手閘極處，其變換為電壓且進行至ADC以將類比電荷信號轉為數位形式。平面CCD概念之基本缺點為：1.光經過聚矽閘極且其强度歸因於多晶Si中之寄生光吸收而部分衰减，尤其為具有非常小的穿透長度之藍光；2.總電荷受MOS二極體電容限制，MOS二極體電容必須藉由設計最大化以實現作為關鍵PD效能參數之較大動態範圍。但可替代於使用Tx電晶體而利用將電荷自MOS二極體轉移至浮動閘極(FD)中之此CCD機制，如下文描述之本發明所示。
圖6(先前技術)示出用於廣泛應用之一般VSTB-FET之所有原理層的3D說明。為了清楚地說明最重要之層，移除了一些層及部件。VSTB-FET為塊狀半導體上之MOSFET。VSTB-FET將用於VSTB-FET操作之完 全耗盡(FD)模式中，其中主體與晶圓基板之電連接為必要的，如圖6(先前技術)及圖7(先前技術)所說明。圖6(先前技術)、圖7(先前技術)及圖8(先前技術)中之VSTB-FET裝置為半導體裝置，其包括：半導體低摻雜垂直超薄體100(VSTB，亦稱作鰭)，其連接至介電質主體300(諸如STI)之垂直壁，在底側106連接至塊狀半導體基板，在頂側107連接至隔離；及閘極堆疊(GS)，其由閘極介電質700或閘極介電質堆疊(GDS)701+702、金屬閘極堆疊(MGS)703+704及閘極電極填充(GEF)800組成，閘極堆疊(GS)在介電質主體(STI側)VSTB表面105之同一側或相對側。介電質層400將GS與基板200隔離。需要時，閘極溝渠401/202之底部可在隔離400下方適當地摻雜，從而導致子VTSB區域之適當摻雜。源極500及汲極600(SD)形成於介電質主體中，介電質主體在閘極之同一側或相對側連接至VSTB，從而產生VSTB-FET。VSTB(鰭)主體100形成為藉由「間隔件形成」製程與形成於STI硬式罩幕邊緣處之STI硬式罩幕自對準，從而允許非常緊密地控制主體厚度。在閘極堆疊形成之前(「閘極最後方法」)藉由在將為GS之體積中使用虛擬介電質填充(諸如SiO2或其類似者)而形成源極及汲極。在較佳實施例中，藉由以下步驟製作源極及汲極：在STI中鄰近VSTB表面105之STI側垂直地蝕刻溝渠/孔，及將薄的選擇性磊晶生長及重原位適當摻雜之c-Si層或薄的重度適當摻雜之多晶Si層沈積於溝渠/孔中，隨後退火以將摻雜物自c-Si磊晶或多 晶Si層驅入至VSTB之SD區502及602中。摻雜之磊晶c-Si或多晶Si以低電阻率材料堆疊(通常為障壁層及金屬層)，類似於任何適當的矽化物或/及惰性金屬或金屬氮化物覆蓋，且體積之其餘部分用惰性導電材料(諸如鎢)填充，且以使用化學機械拋光(CMP)進行之表面平面化而結束。需要時，可用對SiO2及其類似者之蝕刻為選擇性的介電質(諸如SiN及其類似者)填充SD填充之凹口。裝置非常靈活地以非常有效及原始之方式容納肖特基障壁源極/汲極，其按與閘極相距等於VSTB厚度左右之距離置放而在閘極介電質下方沒有肖特基接面。亦可易於實施「閘極首先方法」，此取决於應用及可用之光微影能力。可經由藉由隔離插塞900進行之VSTB隔離與藉由隔離溝渠902進行之閘極電極隔離的組合或僅使用一些額外切割罩幕以移除不需要VSTB之處的VSTB以在單一有效區域中製造單一或多個VSTB裝置。對於耐高輻射之應用，可易於藉由使用具有厚的SOI層之初始SOI晶圓將主體製成為VSTB SOI MOSFET，其中電流在VSTB通道中自源極水平地流動至汲極或在源極製造於底部且汲極製造於VSTB頂部的情况下垂直地流動。
此最近發明之半導體裝置包括：半導體低摻雜垂直超薄體(VSTB)，其形成於作為隔離基板之介電質主體壁(諸如STI壁)上，其使VSTB主體在底側連接至塊狀半導體晶圓；在頂側之隔離；在STI側之源極及汲極；閘極介電質堆疊；及閘極電極堆疊，其在與STI側表面相對的 一側上(或在VSTB之一側或相對側上的源極/汲極側相同的一側)，從而產生場效電晶體(VSTB-FET)。VSTB主體製成為與STI硬式罩幕邊緣自對準，從而允許非常緊密地控制VSTB主體厚度。藉由在隔離壁側連接至VSTB半導體主體的VSTB側(例如，在特定實施例的STI中)在隔離壁中垂直地蝕刻溝渠/孔，且用重摻雜的選擇性磊晶生長之c-Si層或用適當地摻雜為p+或n+類型的沈積之多晶Si填充該溝渠/孔並藉由低電阻材料或包括任何適當矽化物、金屬氮化物障壁層或/及金屬之材料堆疊覆蓋而製作源極及汲極。裝置非常靈活地以非常有效之方式容納肖特基障壁源極/汲極。穿隧MOSFET亦易於利用在其中使用適當材料之隔離壁(諸如STI)中蝕刻孔/溝渠之源極/汲極形成方法的優點而形成，熟習此項技術者可自具有適當功函數之材料及穿隧障壁以及障壁材料設計並形成源極/汲極以在需要時防止VSTB半導體材料與源極/汲極形成材料之任何化學互動。就此而言，任何異質接面可形成為提供VSTB FET之適當切換特性的VSTB-FET源極/汲極堆疊。可易於實施「閘極首先」或「閘極最後」方法，此取决於應用。可經由藉由隔離插塞進行之裝置之間的VSTB主體隔離與藉由隔離溝渠進行之閘極電極隔離的組合或僅使用切割罩幕以移除用於形成VSTB及用於移除不需要VSTB之處之VSTB的硬式罩幕以在單一有效區域中製造單一或許多VSTB FET裝置。需要時，對於抗高輻射應用，VSTB主體可易於製成為厚的SOI上之VSTB SOI MOSFET。電流可對應地在源極及汲極在VSTB之左側及右側的情况下水平地流動或在源極及汲極在VSTB底部及頂部的情况下垂直地流動。需要時，裝置亦可製成為絕緣壁(諸如STI壁)上的奈米線MOSFET之集合，從而產生基於奈米線之VSTB-nWi-FET裝置。低功率(LP)及超低功率(ULP)SoC產品在具有將為0.1nA/μm及以下之低洩漏規格的行動半導體裝置部分中佔較多市場佔有率。彼等列出之產品可使用VSTB-FET作為基本建構裝置及基本製造方法來製造。VSTB中之摻雜的存在導致與隨機摻雜擾動(RDF)相關的臨限電壓(Vth)可變性之存在，臨限電壓(Vth)可變性為基於高摻雜基板之標準CMOS技術中的Vth可變性的主要分量。低Vth可變性使VSTB-FET適合用於所有HP ULSI、類比IC、RF及混合信號IC、CMOS IS(影像感測器)及SoC應用。因此，半導體行業在使用單一統一的裝置概念設計彼等裝置(如果可能的話)方面需要革新，如在半導體行業中較廣泛地使用之VSTB-FET概念。
基於平面電荷耦合裝置(CCD)之光敏裝置為平面CMOS IS之替代裝置，且在發明CMOS IS之後變得較少使用。在CCD IS中，CCD用作光敏裝置以及用於電荷保留及至類比至數位轉換器(ADC)之電荷轉移的整合裝置。最近，對CCD IS之新的一波興趣克服了如今意識到的一些CMOS IS基本缺點。圖20(先前技術)中說明三相CCD IS像素之橫截面視圖及其處於三相組態之功能的示意圖。CCD基本上為複數個長寬度MOS電容器(MOS-C) 鏈，其製作於半導體基板200上，且具有閘極介電質701及由第一多晶Si製成之閘極821及由第二多晶Si製成之閘極822，在彼此鄰接之MOS-C之間具有薄的橫向隔離820。相V1下方之第一MOS-C實際上為MOS光電二極體(MOS-PD)。相V1下方之平面MOS-PD經强烈地偏置以形成厚的SCR 051，且當光接通時，其開始在反轉層中的界面處將與强度及積聚(整合)時間成正比之光生電荷積聚於SCR中。在整合時間(訊框時間)結束之後，較高電壓施加至相V2閘極以將電荷轉移至相V2閘極052下方之反轉層，伴隨著V1電壓在V1脈衝結束時逐步下降且接著V2以階梯狀下降至在V2下方容納不超過飽和反轉電壓的位準。在電荷保留於相V2下方一會兒之後，藉由將下一閘極相V3轉至較高電壓及V2在脈衝V2結束時之逐步下降，轉移電荷以作為右手方向之另一步驟。閘極V3 053下方之SCR經設計以將電荷轉移製程隔離至下一CCD裝置或與下一CCD裝置隔離。藉由如此進行許多次，在照明(照射)循環期間在所有V1閘極下方整合之電荷轉移至非常右手閘極，在右手閘極處，其藉由對二極體充電而變換為電壓且進行至ADC以將類比電荷信號轉為數位形式。平面CCD IS概念之基本缺點如下。1.光經過聚矽閘極822且其强度歸因於多晶Si中之光吸收而部分衰减，尤其為具有非常小的特性穿透深度之藍光。2.總電荷受MOS二極體電容限制，MOS二極體電容必須藉由設計區域最大化以實現作為關鍵PD效能參數之較大動態範圍， 關鍵PD效能參數使PD縮放受限制。
平面CCD為用於製作影像感測器之第一種光敏裝置。平面CCD之主要缺點為通常由多晶Si製成之光敏CCD閘極的低透明度，光敏CCD閘極足够薄以使光穿透導電閘極進入平面MOS-PD中。對於紅色，光吸收特性長度相當大(對於c-Si或多晶Si中之大約的1μm的波長為1μm)，但對於藍光，此參數小大約10倍，且光之大部分在多晶Si閘極中經吸收。為了避免在頂部平面閘極中之此寄生吸收，發明了背側照明，其中使用薄的c-Si基板。但寄生吸收之問題未完全解决。舉例而言，對於典型的c-Si晶圓厚度30μm(在製程結束時薄化)且對於可見光波長700nm，所生成的電子-電洞對之總數目中僅0.1%到達CCD頂部界面，此使得可感測之最低光照明强度非常大，從而减小傳感器動態範圍。本發明之實施例為垂直閘極CCD影像感測器，其中將非透明閘極移到旁邊且將其製成為垂直地埋藏的，因而提供具有開放的頂部入口以使光經全面吸收而無任何損失之MOS電容結構以克服平面CCD成像器之基本缺點。跨越SCR之整個區域生成電子-電洞對且電子橫向地位移並收集於具有高閘極電壓之MOS電容的反轉層中，而電洞垂直地向下擴散且由接地基板收集。
本發明係關於半導體積體電路製造之領域，且 更具體而言係關於可用於CMOS技術中以用於製造複數個IC類型及系統單晶片(SoC)設計之MOSFET裝置的高級設計及其製造方法，MOSFET裝置由包括以下各項之基本結構製成：(i)淺或深溝渠隔離(下文中稱作STI)或厚的介電質層(TDL)之垂直介電質壁上的晶體或多晶垂直超薄體(VSTB)半導體及VSTB間的虛擬隔離層；(ii)VSTB保護帽，其置放於STI或TDL之對應保護帽與VSTB間之隔離層帽之間，其相互可選擇性地蝕刻，使TDL形成於階層間介電質層上，或在需要時形成於底部準基板之堆疊上，底部準基板由類似於多晶Si之適度摻雜至重摻雜之多晶半導體及階層間介電質層製成；及(iii)使閘極及源極/汲極形成於VSTB之自金屬層形成源極/汲極相同或相對的側上，源極/汲極構成肖特基接面，其置放成遠離閘極至通道界面但接近得足以經由肖特基接面金屬功函數影響裝置Vth。高級的裝置集合包括：(a)複數個CMOS裝置，其包括具有置放成遠離閘極介電質之肖特基接面源極及汲極的垂直超薄體場效電晶體(稱作sVSTB-FET)，以藉由與閘極電極之功函數一起最佳化的源極/汲極之適當設計的功函數(Wf)控制裝置之臨限電壓；(b)MOSFET，稱作通用VSTB MOSFET或uVSTB-FET，對於n-MOSFET及p-MOSFET兩者，使具有相同設計及材料組成之遠端肖特基源極/汲極具有相同Wf且具有相同設計及材料組成之閘極具有相同Wf，使得其充當n-MOSFET抑或p-MOSFET取决於所施加電壓的正負號；(c)兩個VSTB-FET為作為互 補VSTB-FET(稱作cVSTB-FET)之n-MOSFET及p-MOSFET，其形成於對於CMOS反相器之兩種類型的電晶體具有共同閘極之相同閘極區域溝渠中，CMOS反相器對於形成於晶體基板或準基板上之兩種類型的MOSFET可具有相同或不同Wf的金屬閘極堆疊，晶體基板或準基板由晶體或/及多晶層製造為在STI或/及TDL垂直壁上具有低摻雜或非摻雜VSTB之階層，VSTB在底部連接至適度摻雜至重摻雜之基板/井或準基板，從而構成階層式VSTB-FET(tVSTB-FET)，使源極/汲極形成於VSTB之一側且閘極形成於VSTB之相對側，或在需要時使源極/汲極與閘極形成於VSTB之同一側，稱作雙VSTB-FET(dVSTB-FET)。需要時，塊狀半導體(矽)晶圓或具有厚絕緣體上的矽(SOI)層之SOI晶圓可用於所有類型之產品而不改變產品罩幕，而是製造不同產品以用於塊或SOI規格，因為基於VSTB之裝置概念在使用塊狀或SOI晶圓時非常靈活而無需重新設計產品罩幕。
源極及汲極經重摻雜以用於大量生產主要CMOS裝置，此在縮放源極/汲極大小時使寄生電容升高。實際上，使用與重摻雜之源極/汲極層接觸之金屬矽化物，作為許多CMOS生成之工作主力的方法變得較複雜且不再用於三閘極類型之鰭式FET。自一些低電阻金屬形成源極/汲極且將金屬源極/汲極置放得較接近通道為减小寄生電容之最佳想法。肖特基MOSFET為意欲减小寄生源極/汲極電阻之架構。不幸地，如在先前技術章節中所 描述，將金屬源極/汲極置放為與閘極至通道界面觸碰的肖特基接面已導致尚未解决之許多問題，包括可靠性。未觀察到將肖特基接面引至鰭式FET結構之成功嘗試。僅VSTB-FET可易於並自然地採用該想法以用於未來裝置。
大約6nm左右之金屬閘極功函數堆疊厚度不能製得更薄，此歸因於多層結構中之費米能階沈降導致閘極邊緣處之費米能階沈降的2D效應之基本物理原因。金屬之托馬斯-費米量子屏蔽長度為大約1nm。因此，能够具有其自己的費米能階之材料層厚度在大約3nm處沈降，3nm為大約三個1nm之量子屏蔽長度。多層結構需要整合雙功函數金屬閘極整合方案，如上文所論述。僅VSTB-FET裝置概念可易於並自然地修改以减輕或移除如本專利中發明及描述的未來裝置之此等有害的2D效應。
最近發明之半導體裝置包括作為隔離基板形成於介電質主體壁(諸如STI壁)上之半導體低摻雜垂直超薄體(VSTB)，隔離基板使VSTB主體在底側連接至塊狀半導體晶圓，在頂側連接至隔離帽，在STI側連接至源極及汲極，在與STI-VSTB界面相對的一側連接至閘極介電質堆疊及閘極電極堆疊，從而產生場效電晶體(VSTB-FET)。裝置非常適合於藉由採用置放得遠離閘極至通道界面之肖特基接面源極/汲極來製造低電阻金屬源極/汲極而不會對閘極介電質可靠性有負面影響。穿隧MOSFET亦易於利用在其中使用適當材料之介電質主體中蝕刻孔/溝渠之源極/汲極形成方法的優點而形成。當肖特基接面定位成遠 離與閘極VSTB壁相對之VSTB壁上的閘極-通道界面但非常接近反轉層時，肖特基材料功函數開始顯著影響Vth且用於Vth調整之此構件為用於Vth設計之新旋鈕，如下文所論述。需要時，熟習此項技術者可自具有適當功函數之材料及穿隧障壁以及障壁材料設計並形成源極/汲極以防止VSTB半導體材料與源極/汲極形成材料之任何化學互動。就此而言，任何異質接面可形成為提供VSTB FET之適當切換特性的VSTB-FET源極/汲極堆疊。可易於實施「閘極首先」或「閘極最後」方法，此取决於應用及可用之光微影能力。可經由藉由隔離插塞進行之裝置之間的VSTB主體隔離與藉由隔離溝渠進行之閘極電極隔離的組合或僅使用切割罩幕以移除用於形成VSTB及用於移除不需要VSTB之處之VSTB的硬式罩幕以在單一有效區域中製造單一或許多VSTB FET裝置。需要時，對於抗高輻射應用，或個別裝置必須與彼此及基板電解耦之其他應用，VSTB主體可易於製成為厚的SOI基板上之VSTB SOI MOSFET。電流可分別在源極及汲極在VSTB之左側及右側的情况下水平地流動或在源極及汲極在VSTB底部及頂部的情况下垂直地流動。需要時，裝置亦可製成為絕緣壁(諸如STI壁)上的單一奈米線或奈米線MOSFET之集合，從而產生基於奈米線之VSTB-nWi-FET裝置。可藉由本文所描述的高級的VSTB-FET來製作以下產品：(i)高效能(HP)產品，如微處理器(μP)及SoC，其具有嵌入式DRAM(eDRAM)、嵌入式SRAM，及/或嵌入式快閃(通常 為反或但可為反及型)；(ii)經設計以啟用智慧型電話及其他行動裝置之低功率(LP)及超低功率(ULP)SoC產品具有0.1nA/μm或以下之低洩漏規格；(iii)類比/RF及許多其他ASIC產品。高級的VSTB-FET通道中之摻雜的存在導致與隨機摻雜擾動相關的臨限電壓(Vth)可變性之存在，臨限電壓(Vth)可變性為因為使用高摻雜基板之標準CMOS技術中的Vth可變性的主要分量。低Vth可變性使高級的VSTB-FET能够適合用於所有HP ULSI、微處理器、SRAM、DRAM、快閃、類比IC、RF及混合信號IC、CMOS IS(影像感測器)及SoC應用。因此，半導體行業在較佳地使用單一統一的裝置概念實施彼等裝置方面需要革新，如在半導體行業中廣泛地使用之VSTB-FET。可形成複數個階層，其中在第一階層中可使用晶體基板，而在上部階層中取决於產品規格厚10nm至1000nm之晶體或多晶(如多晶Si)準基板及TDL厚度在10nm至3000nm左右之範圍中的厚介電質層(TDL)可用以形成低摻雜或非摻雜VSTB，該VSTB連接至適度摻雜或重摻雜之準基板或隔離基板，如具有在10nm至1000nm之範圍中之厚SOI層的SOI製程中。使用置放為遠離通道-閘極界面之基於肖特基接面的源極/汲極電極顯著减少TB且開發使用可易於互換之「閘極最後」及「閘極首先」製程之製程整合路徑，且以簡單方式引入新穎的整合方案，如「首先形成閘極介電質且最後為金屬閘極」。亦歸因於無需高溫以用於階層處理而使用簡單的製程整合形成多階層IC變得非常 有吸引力。
本發明係關於可用於共同SoC平臺中之通用裝置集合，該等裝置由介電質壁上之VSTB半導體結構及其製造方法製成。該集合包括：sVSTB-FET、uVSTB-FET、cVSTB-FET、dVSTB-FET及類似於彼等裝置架構之其他裝置。
本發明係關於可用於SoC及其他ULSI且由介電質壁上之VSTB半導體結構及其製造方法製成的通用裝置集合。該集合具體而言包括藉由採用按階層或一些總的垂直整合概念之單閘極FEMT的垂直可堆疊反及(VS-反及)快閃陣列(VSTB-FEMT)。
存在用於在20nm及以下之技術節點中進行大量生產的三種主要CMOS裝置：(i)三閘極，其為具有非摻雜通道之塊狀垂直鰭式雙閘極MOSFET的變型(儘管其稱作三閘極結構，但在關鍵考慮方面，裝置實際上為雙閘極類型)；(ii)具有重摻雜之通道的標準平面MOSFET；(iii)作為平面的非摻雜通道單閘極裝置製造於薄埋藏氧化物(BOX)上的平面的完全耗盡之SOI(FD-SOI)MOSFET。迄今為止，不存在整合任何快閃反及或反或單元的已知之CMOS可製造技術，其中非摻雜通道裝置整合至20nm或以下之三閘極或FD-SOI技術節點中。具有重摻雜之通道的CMOS技術歸因於過度高摻雜而使快閃記憶體應用之縮放結束，過度高摻雜因為隨機摻雜擾動而導致高洩漏、高雜訊及高臨限電壓(Vth)不匹配，此使任何NVM單元在程 式化、抹除、干擾和保留操作條件下不良地執行。歸因於相同理由，感測放大器(SensAmps)及一些其他關鍵的周邊積體電路具有低效能。使用VSTB-FET裝置設計構造層，可解决設計用於20nm及以下之技術節點的在單一及多階層架構中的具有非摻雜通道之許多不同類型的NVM且將該等NVM整合至CMOS技術中的挑戰。本發明解决此等挑戰。本發明係關於半導體積體電路製造之領域，且更具體而言係關於可用於獨立的反及或反或快閃陣列及具有嵌入式反及或反或快閃陣列之系統單晶片(SoC)設計中的通用裝置集合及其製造方法，該等裝置由以下基本結構製成：(i)晶體、多晶或非晶垂直超薄體(VSTB)半導體，其在一側附接至淺或深溝渠隔離(下文中稱作STI)或厚介電質層(TDL)之垂直介電質壁且在相對側附接至形成於階層間介電質層上的虛擬介電質；及(ii)晶體、多晶或非晶VSTB，其在一側附接至STI或TDL之垂直介電質壁且在相對側附接至形成於準基板上的虛擬介電質，準基板由厚10奈米(nm)至1000nm之適度摻雜至高度摻雜之多晶半導體層，如多晶Si製成，其中VSTB電連接至準基板，且其中藉由使VSTB保護帽置放於STI或TDL保護帽之間，及使此等保護帽相互可選擇性地蝕刻而形成基本結構中之兩者。通用裝置集合包括：(a)VSTB-FET及基於VSTB-FET之積體電路(IC)，VSTB-FET製成為階層且自TDL垂直壁上之多晶VSTB製造，使源極及汲極(SD)形成於VSTB之一側且使閘極形成於VSTB之相對側，或在需 要時使SD與閘極形成於VSTB之同一側，其中在需要時，IC可為記憶體階層，如置放於IC頂部之垂直可堆疊靜態隨機存取記憶體(VS-SRAM)或eDRAM，其由IC之複數個階層中的最下層(階層)上的c-Si製成；(b)由單閘極NVM單元形成之場效記憶體電晶體之垂直可堆疊反及(VS-反及)或/及VS-反或快閃陣列的階層(VSTB-FEMT)，使介電質閘極堆疊形成為基於電荷捕捉介質、隔離之浮動閘極或鐵電之記憶體堆疊，其中在需要時複數個基於VSTB-FEMT之階層可製造為在階層中具有水平位元線及水平字元線(WL)的電隔離階層之垂直堆疊；及(c)多階層反及快閃，其與水平位元線及垂直WL垂直地整合，包括單閘極NVM單元3D陣列。STI深度可取决於產品規格在1000nm至10nm左右之範圍中。需要時，塊狀半導體(矽)基底晶圓或具有在10nm至300nm之範圍中的厚絕緣體上的矽(SOI)層之SOI晶圓可互換地用於所有類型之產品而無需改變產品罩幕，以便製造不同產品以用於塊或SOI規格，因為基於VSTB之裝置概念在使用塊狀或SOI晶圓時非常可適應而無需重新設計產品罩幕。
本發明係關於半導體積體電路製造之領域，且更具體而言本發明係關於可用於共同平臺SoC及CMOS成像器中之通用裝置集合，通用裝置集合由介電質壁上之VSTB半導體結構及其製造方法製成。該集合包括：CMOS IS像素陣列，其由具有垂直閘極之MOS-PD(VG-MOS-PD)製成，VG-MOS-PD與切換電晶體互補(Tx、Rx、 Dx及Sx)，切換電晶體製造為具有標準的平面MOSFET，或在需要時具有VSTB-FET或垂直或平面閘極CCD結構以用於將電荷自VG-MOS-PD轉移至FD。可用於CMOS影像感測器(CMOS IS)中之具有垂直閘極MOS光電二極體替代於埋藏平面p-n接面二極體之通用裝置集合及其製造方法由以下基本結構形成：(i)晶體或多晶半導體垂直超薄體(VSTB)，其在淺或深溝渠隔離(下文中稱作STI)或厚介電質層(TDL)之垂直介電質壁上；及(ii)晶體或多晶VSTB半導體，其形成於VSTB保護帽下方，VSTB保護帽置放於STI或TDL保護帽與垂直厚體(VTB或條)保護帽之間，使STI或TDL置放於塊狀或SOI半導體基板上。通用裝置集合包括由具有垂直閘極之MOS光電二極體(VG-MOS-PD)製成之CMOS IS之一些不同設計，VG-MOS-PD與像素中之切換電晶體(Tx、Rx、Dx、Sx及其類似者)互補，其利用製造裝置之基本結構製造為標準的平面MOSFET或VSTB FET。STI深度可取决於產品規格在10nm至1000nm左右之範圍中。需要時，塊狀半導體(矽)晶圓或具有在10nm至1000nm之範圍中的厚SOI層之SOI晶圓可用於所有類型之產品而不改變產品罩幕，而是製造不同產品以用於塊或SOI規格，因為基於VSTB之裝置概念在使用塊狀或SOI晶圓時非常靈活而無需重新設計產品罩幕。在使用晶體或多晶SOI之情况下，需要SOI底層部分與外部接點之低電阻電連接，以在VG-MOS-PD功能藉由光吸收而生成電子-電洞時避免浮體效應。
本發明係關於半導體積體電路製造之領域，且更具體而言係關於可用於電荷耦合裝置影像感測器(CCD IS)中之通用裝置集合及其製造方法。通用裝置集合包括不同類型的CCD IS像素陣列，其由用於光感測之垂直閘極MOS光電二極體(VG-MOS-PD)及用於電荷保留及轉移至電荷至電壓轉換器及類比至數位轉換器(ADC)的垂直閘極電荷耦合裝置(VG-CCD)製成。
根據結合所附申請專利範圍及附圖閱讀之以下詳細描述，目標及優點對於熟習此項技術者而言將變得顯而易見。
1‧‧‧底部階層
1‧‧‧基板階層
1‧‧‧dVSTB-FET
1‧‧‧IC
2‧‧‧dVSTB-FET
51‧‧‧空間電荷區(SCR)
51‧‧‧SCR區域
51‧‧‧光電二極體(PD)SCR
52‧‧‧相V2閘極
53‧‧‧閘極V3
77‧‧‧層
78‧‧‧屏蔽層
79‧‧‧閘極
79‧‧‧多晶Si垂直閘極
79‧‧‧第1重p+摻雜之多晶Si沈積
79‧‧‧多晶Si閘極
79‧‧‧偶數閘極
79‧‧‧CCD閘極層
80‧‧‧源極與汲極
81‧‧‧金屬-1層
82‧‧‧多晶Si層
83‧‧‧浮動二極體(FD)
83‧‧‧平面浮動二極體
83‧‧‧FD單側壁
84‧‧‧汲極電極
84‧‧‧源極及汲極區域
84‧‧‧源極-汲極層
84‧‧‧Tx汲極
85‧‧‧閘極
85‧‧‧Tx多晶Si閘極
86‧‧‧閘極介電質
86‧‧‧VG-MOS-PD閘極介電質
86‧‧‧層
87‧‧‧閘極
87‧‧‧閘極電極
87‧‧‧薄閘極
87‧‧‧垂直閘極電極
87‧‧‧閘極溝渠
87‧‧‧VSTB溝渠
87‧‧‧VG-MOS-PD閘極
87‧‧‧重度適當摻雜之多晶Si
87‧‧‧多晶Si
87‧‧‧多晶Si垂直閘極
87‧‧‧奇數閘極
87‧‧‧奇數閘極溝渠
87‧‧‧層
87‧‧‧區域
87‧‧‧CCD閘極
87‧‧‧CCD閘極層
88‧‧‧VG-MOS-PD
89‧‧‧光電二極體
89‧‧‧平面光電二極體
92‧‧‧LDD摻雜層
92‧‧‧n型LDD摻雜離子植入層
92‧‧‧低摻雜(如LDD n型)Tx源極
92‧‧‧源極電極
96‧‧‧介電質
96‧‧‧閘極間垂直隔離厚度
96‧‧‧閘極間隔離層
96‧‧‧薄介電質
96‧‧‧介電質隔離
96‧‧‧閘極間介電質
96‧‧‧層
97‧‧‧鰭(通道路徑)
97‧‧‧Tx鰭
97‧‧‧鰭
98‧‧‧帽
98‧‧‧閘極保護帽
98‧‧‧介電質
98‧‧‧VG-MOS-PD閘極電極介電質保護帽
98‧‧‧垂直閘極
98‧‧‧帽層
99‧‧‧閘極
99‧‧‧層
99‧‧‧重度適當摻雜之多晶Si層
99‧‧‧CCD閘極溝渠
99‧‧‧垂直閘極
99‧‧‧區域
99‧‧‧CCD閘極
100‧‧‧鰭
100‧‧‧半導體低摻雜垂直超薄體
100‧‧‧VSTB
100‧‧‧VSTB(鰭)
100‧‧‧VSTB BL
100‧‧‧VSTB(鰭)主體
100‧‧‧低摻雜VSTB
101‧‧‧帽
101‧‧‧隔離帽
101‧‧‧VSTB帽
101‧‧‧VSTB帽材料
101‧‧‧保護帽
101‧‧‧最佳帽
101‧‧‧間隔件
101‧‧‧VSTB
101‧‧‧帽層
102‧‧‧層間介電質堆疊
102‧‧‧介電質堆疊
102‧‧‧ILD
103‧‧‧介電質堆疊
104‧‧‧VSTB表面
104‧‧‧高度原位摻雜材料
104‧‧‧源極/汲極
105‧‧‧VSTB表面
105‧‧‧介電質主體(STI側)VSTB表面
106‧‧‧底側
107‧‧‧頂側
115‧‧‧tVSTB帽
115‧‧‧VSTB間隔件層沈積
115‧‧‧VSTB帽
116‧‧‧間隔件
116‧‧‧隔離間隔件
116‧‧‧間隔件隔離
120‧‧‧VSTB
120‧‧‧VSTB層
120‧‧‧半導體低摻雜VSTB
120‧‧‧tVSTB
120‧‧‧多晶Si VSTB
120‧‧‧位元線
120‧‧‧多晶Si tVSTB
120‧‧‧多晶Si間隔件
120‧‧‧VSTB條帶
121‧‧‧虛擬隔離
121‧‧‧閘極溝渠介電質
121‧‧‧閘極區域介電質層
121‧‧‧虛擬隔離層
121‧‧‧溝渠介電質
121‧‧‧虛擬隔離層沈積
121‧‧‧虛擬層
121‧‧‧選擇性閘極區域介電質層
122‧‧‧準基板
122‧‧‧層
122‧‧‧重摻雜半導體層
122‧‧‧摻雜之多晶Si或c-Si層
122‧‧‧半導體層
123‧‧‧蝕刻擋止層
123‧‧‧層
130‧‧‧虛擬源極/汲極
150‧‧‧BL通道層
151‧‧‧位元線
151‧‧‧水平位元線(BL)
152‧‧‧Tx閘極介電質
160‧‧‧條
160‧‧‧半導體條
160‧‧‧c-Si條
200‧‧‧基板
200‧‧‧摻雜之c-Si基板
200‧‧‧塊狀基板
200‧‧‧半導體基板
200‧‧‧低p摻雜之基板
200‧‧‧低n摻雜之基板
200‧‧‧晶體基板
200‧‧‧塊狀半導體基板
200‧‧‧塊狀半導體c-Si
202‧‧‧閘極溝渠
202‧‧‧子鰭區
202‧‧‧子鰭摻雜層
202‧‧‧適度n摻雜至高n摻雜之埋藏層
202‧‧‧適度摻雜至重摻雜層或井
202‧‧‧層或井
202‧‧‧摻雜層
202‧‧‧p型或n型摻雜層
203‧‧‧p型或n型摻雜層
203‧‧‧適度摻雜至重摻雜層或井
204‧‧‧適度摻雜至重摻雜層或井
204‧‧‧摻雜層
204‧‧‧層
204‧‧‧p型或n型摻雜層
204‧‧‧p摻雜層
205‧‧‧熱氧化物
205‧‧‧層
205‧‧‧底部熱氧化物
206‧‧‧硼矽玻璃(BSG)薄層
206‧‧‧BSG層
207‧‧‧最佳層
207‧‧‧頂部熱氧化物
207‧‧‧非摻雜熱氧化物層
207‧‧‧氧化物
207‧‧‧熱氧化物層
210‧‧‧適度摻雜至高摻雜之薄的底部SOI子層
210‧‧‧高度導電層
210‧‧‧摻雜之SOI底層
210‧‧‧層
300‧‧‧STI
300‧‧‧STI隔離
300‧‧‧STI條帶
300‧‧‧STI層
300‧‧‧STI介電質
300‧‧‧介電質主體
300‧‧‧STI區域
301‧‧‧帽
301‧‧‧STI帽
301‧‧‧STI帽介電質
301‧‧‧介電質STI帽
301‧‧‧STI帽層
301‧‧‧STI介電質帽
301‧‧‧STI保護帽
302‧‧‧帽
304‧‧‧層
304‧‧‧TDL保護帽
304‧‧‧TDL介電質帽
304‧‧‧TDL保護帽
304‧‧‧保護層
350‧‧‧通孔
350‧‧‧接點
351‧‧‧接點
351‧‧‧低電阻閘極電極
351‧‧‧低電阻層
355‧‧‧CCD串對
355‧‧‧共同閘極
355‧‧‧低電阻閘極電極
355‧‧‧低電阻層
355‧‧‧閘極電極及互連件
355‧‧‧互連件
360‧‧‧厚介電質層(TDL)
360‧‧‧TDL
360‧‧‧TDL層
360‧‧‧TDL厚度
360‧‧‧層
370‧‧‧層
370‧‧‧保護介電質層
400‧‧‧介電質
400‧‧‧介電質層
400‧‧‧隔離
400‧‧‧隔離層
400‧‧‧TEOS
400‧‧‧介電質厚度
400‧‧‧第一溝渠介電質
400‧‧‧閘極與基板隔離
400‧‧‧層
400‧‧‧第一虛擬閘極介電質
400‧‧‧STI殘留物層
401‧‧‧適度摻雜至高摻雜擴散區
401‧‧‧閘極溝渠
432‧‧‧介電質
432‧‧‧介電質層
432‧‧‧第二溝渠介電質
432‧‧‧第二虛擬閘極介電質
432‧‧‧第二閘極溝渠介電質
432‧‧‧溝渠介電質
433‧‧‧間隔件
433‧‧‧源極/汲極與閘極隔離間隔件
450‧‧‧半導體條
450‧‧‧條
450‧‧‧PD半導體主體
450‧‧‧c-Si PD條區域
450‧‧‧條周邊
450‧‧‧p摻雜條
450‧‧‧半導體主體
451‧‧‧保護帽
451‧‧‧保護介電質帽
451‧‧‧帽層
451‧‧‧條保護帽
451‧‧‧條帽
451‧‧‧半導體條帽
451‧‧‧c-Si條帽
451‧‧‧c-Si條保護帽介電質
451‧‧‧c-Si條保護帽
451‧‧‧保護介電質帽
500‧‧‧源極結構
500‧‧‧源極
500‧‧‧金屬源極
500‧‧‧金屬
500‧‧‧區域
500‧‧‧源極層
500‧‧‧源極區域
502‧‧‧源極擴散區
502‧‧‧VSTB
503‧‧‧接觸金屬障壁層
503‧‧‧接觸障壁層
504‧‧‧源極/汲極填充金屬層
505‧‧‧蓋帽介電質層
510‧‧‧源極/汲極
510‧‧‧源極/汲極層
510‧‧‧層
510‧‧‧金屬源極/汲極
510‧‧‧金屬層
510‧‧‧矽化接點
510‧‧‧部分
510‧‧‧金屬堆疊
510‧‧‧源極/汲極金屬堆疊
510‧‧‧肖特基源極/汲極層
511‧‧‧强反轉層
512‧‧‧金屬矽化物
512‧‧‧基於金屬矽化物之材料
522‧‧‧源極側
530‧‧‧虛擬源極/汲極
550‧‧‧間隔件
550‧‧‧間隔件層
550‧‧‧單元間隔離層
550‧‧‧閘極間隔件
550‧‧‧Tx間隔件
560‧‧‧源極/汲極低電阻接觸層
560‧‧‧接點
600‧‧‧汲極
600‧‧‧汲極區域
600‧‧‧汲極層
600‧‧‧區域
600‧‧‧汲極金屬
600‧‧‧源極/汲極結構
602‧‧‧汲極擴散區
602‧‧‧VSTB
700‧‧‧閘極介電質
700‧‧‧閘極介電質堆疊或單一層
700‧‧‧閘極介電質層
700‧‧‧閘極介電質堆疊(GDS)
700‧‧‧閘極介電質堆疊(GDS)或單一層
700‧‧‧閘極介電質堆疊
700‧‧‧高k層
701‧‧‧閘極介電質堆疊
701‧‧‧閘極介電質
701‧‧‧閘極介電質層
701‧‧‧閘極介電質堆疊(GDS)
701‧‧‧垂直閘極介電質
702‧‧‧閘極介電質堆疊(GDS)
702‧‧‧高k層
703‧‧‧閘極金屬堆疊
703‧‧‧金屬功函數層
703‧‧‧金屬閘極堆疊(MGS)
703‧‧‧閘極電極層
703‧‧‧層
703‧‧‧閘極功函數金屬層
703‧‧‧閘極功函數金屬/金屬合金層
703‧‧‧第1金屬閘極層
703‧‧‧金屬閘極功函數堆疊
704‧‧‧金屬閘極堆疊(MGS)
704‧‧‧第二層
704‧‧‧金屬閘極功函數堆疊
705‧‧‧障壁層
705‧‧‧記憶體堆疊
705‧‧‧記憶體層
705‧‧‧記憶體閘極堆疊
705‧‧‧閘極介電質
705‧‧‧垂直記憶體堆疊層
705‧‧‧堆疊
705‧‧‧反及快閃非揮發性記憶體(NVM)堆疊
705‧‧‧記憶體介電質堆疊
705‧‧‧閘極記憶體堆疊
706‧‧‧閘極電極
706‧‧‧閘極功函數金屬層
707‧‧‧介電質
707‧‧‧介電質層
707‧‧‧閘極帽
800‧‧‧閘極導電層
800‧‧‧閘極電極堆疊或單一層
800‧‧‧閘極電極填充層
800‧‧‧閘極電極填充(GEF)
800‧‧‧閘極堆疊或單一層
800‧‧‧金屬填充層
800‧‧‧閘極金屬堆疊
800‧‧‧閘極金屬
800‧‧‧共同的閘極高導電層
800‧‧‧金屬閘極電極
801‧‧‧虛擬閘極
801‧‧‧虛擬閘極材料
802‧‧‧閘極保護介電質
802‧‧‧帽層
809‧‧‧間隔件
809‧‧‧間隔件厚度
809‧‧‧介電質間隔件
820‧‧‧垂直閘極
820‧‧‧薄的橫向隔離
820‧‧‧平面CCD閘極間隔離
820‧‧‧VG-MOS-PD閘極
821‧‧‧閘極
821‧‧‧偶數閘極
821‧‧‧CCD互連件
821‧‧‧多個CCD串對
821‧‧‧垂直閘極
821‧‧‧局部互連線
821‧‧‧互連件
821‧‧‧多晶Si閘極
822‧‧‧閘極
822‧‧‧奇數閘極
822‧‧‧聚矽閘極
823‧‧‧CCD閘極區域
850‧‧‧虛擬層
850‧‧‧虛擬氧化物
860‧‧‧垂直字元線(WL)
860‧‧‧功函數堆疊
860‧‧‧介電質層
860‧‧‧閘極電極材料堆疊
860‧‧‧功函數層
861‧‧‧低電阻材料
862‧‧‧聚矽閘極
862‧‧‧互連件
862‧‧‧多個CCD串對
862‧‧‧垂直閘極
900‧‧‧閘極
900‧‧‧隔離插塞
902‧‧‧隔離溝渠
902‧‧‧閘極間介電質層
902‧‧‧隔離層
902‧‧‧層
902‧‧‧閘極間隔離區域
902‧‧‧閘極間隔離層
910‧‧‧互連件
911‧‧‧互連件
912‧‧‧導電堆疊
912‧‧‧字元線(WL)
912‧‧‧垂直字元線
912‧‧‧WL堆疊
912‧‧‧閘極
950‧‧‧隔離層
950‧‧‧層間介電質
950‧‧‧階層間介電質層
950‧‧‧階層間隔離層
950‧‧‧隔離階層間層
950‧‧‧階層間介電質
950‧‧‧導電層
950‧‧‧階層間(ICL間)隔離層
950‧‧‧層
950‧‧‧堆疊間(階層間)隔離層
950‧‧‧平面隔離層
950‧‧‧階層間(層間)隔離層
950‧‧‧階層間介電質層
951‧‧‧介電質層
951‧‧‧層
951‧‧‧隔離層
951‧‧‧保護隔離層
951‧‧‧保護帽層
951‧‧‧保護介電質層
951‧‧‧保護層
952‧‧‧層間介電質
952‧‧‧層
954‧‧‧介電質層
954‧‧‧層
954‧‧‧隔離層
954‧‧‧介電質層
955‧‧‧通孔
955‧‧‧通孔/接點
957‧‧‧保護層
966‧‧‧層間介電質
966‧‧‧介電質
966‧‧‧介電質層
966‧‧‧層間介電質堆疊
970‧‧‧介電質層
970‧‧‧隔離
970‧‧‧層
203P‧‧‧閘極形成製程
(清單，以新圖數字更新)
圖1A(先前技術).標準平面MOSFET之橫截面。出於MOSFET示意性表示之簡單起見，未示出源極及汲極結構之細節，諸如LDD層、可能磊晶凸起的源極/汲極層等等。
圖1B(先前技術).在反轉通道與置放為在閘極邊緣下方延伸之源極/汲極金屬層之間具有肖特基接面之平面肖特基MOSFET的橫截面。
圖2(先前技術).在三閘極鰭之大約中等深度處的水平橫截面的示意圖說明三閘極MOSFET之一些原理層及判定沿著通道之功函數非均勻性的金屬閘極堆疊結構 之2D特徵。
圖3(先前技術).用於廣泛應用之VSTB-FET之所有原理層的3D說明。為了最重要之層之位置的清楚起見，移除了一些部件。
圖4(先前技術).在閘極至源極重疊區域處的垂直橫截面之示意圖說明VSTB-FET之一些原理層。
圖5(先前技術).在VSTB之大約中等深度處的水平橫截面的示意圖說明VSTB-FET之一些原理層及判定功函數的金屬閘極堆疊之2D特徵(由虛線橢圓包圍)。
圖6(先前技術).用於廣泛應用之VSTB-FET之所有原理層的3D說明。為了最重要之層之位置的清楚起見，移除了一些部件。
圖7(先前技術).穿過閘極至源極重疊區域的VSTB-FET之橫截面垂直示意圖。
圖8(先前技術).穿過VSTB之中等深度處之水平橫截面的VSTB-FET之橫截面水平示意圖說明VSTB-FET之所有原理層。
圖9(先前技術).標準平面記憶體裝置：MOSFEMT之橫截面。
圖10(先前技術).製造為具有共同源極及汲極而在一列中之MOSFEMT之間無源極及汲極的一系列MOSFEMT的快閃陣列之反及快閃列的橫截面。
圖11(先前技術).在外部具有水平字元線且在內部具有垂直位元線之垂直3D可堆疊反及陣列的3D說 明。單元為環繞式閘極MOSFEMT。
圖12(先前技術).在外部具有垂直字元線且在內部具有水平位元線之垂直3D可堆疊反及陣列的3D說明。單元為雙閘極MOSFEMT。
圖13(先前技術).製造為具有8個可程式化層(PL1至PL8)之垂直3D可堆疊反及陣列之反及快閃陣列之兩行的TEM橫截面，可程式化層在外部具有垂直字元線且在內部具有水平位元線(a)。單元為具有以下記憶體堆疊之雙閘極MOSFEMT：BE-SONOS(或SONONOS)類型，如(b)中的層1至5所指示。
圖14(先前技術).使用VSTB-FEMT概念製造之在單一溝渠中具有兩條位元線，每一超級單元具有2位元的反及快閃行的一般布局視圖。
圖15(先前技術).沿著使用VSTB-FET概念製造的每一超級單元具有2位元之反及快閃行之字元線的超級單元的橫截面視圖，VSTB-FET使記憶體堆疊留在隔離層頂部。
圖16(先前技術).沿著使用VSTB-FET設計製造的每一超級單元具有2位元之反及快閃行之字元線的超級單元的橫截面視圖，VSTB-FET使記憶體堆疊藉由「類似間隔件製程」自隔離層頂部及溝渠底部移除。
圖17(先前技術).一般CMOS IS像素之示意性混合表示，其具有四個切換電晶體之PD及FD及等效電路的橫截面呈現。
圖18(先前技術).具有兩個PD及對於兩個PD共同之切換電路之CMOS IS像素的布局視圖。
圖19(先前技術).三相CCD之橫截面視圖及其在光生電荷積聚模式及電荷轉移模式中之功能的示意圖。
圖20(先前技術).三相平面CCD IS之橫截面視圖及其在相V1下之由光生成之電荷的電荷積聚模式、相V2下之電荷保留模式及自相V1至相V2之電荷轉移模式中之功能的示意圖。
圖21A.在VSTB之源極/汲極至閘極重疊長度之大約中間處之VSTB-FET的橫截面視圖，VSTB使肖特基接面源極-汲極(金屬源極/汲極VSTB-FET)置放於低摻雜或非摻雜源極-汲極區中之不觸碰閘極-VSTB界面的VSTB表面上。
圖21B.VSTB-FET之大約鰭之中等深度處的水平橫截面的示意圖說明sVSTB-FET之一些原理層，其說明與VSTB之肖特基接點的遠端置放，肖特基接點形成為由TiN及類似於此之材料製成的基於超薄金屬氮化物層之肖特基接面，其連接至由低電阻金屬或合金製成之源極/汲極填充層。
圖22.VSTB-FET之大約鰭之中等深度處的水平橫截面的示意圖說明sVSTB-FET之一些原理層，其說明與VSTB之肖特基接點的遠端置放，肖特基接點形成為金屬矽化物層，消耗VSTB厚度之大約一半且由WSi2、NiSi及其類似者製成，其連接至由低電阻金屬或合金製成 之源極/汲極填充層。
圖23.在VSTB之大約中間高度處之VSTB-FET的橫截面視圖，其沒有超薄肖特基接面源極-汲極層形成之2D金屬功函數效應，肖特基接面源極-汲極層置放於低摻雜或非摻雜源極-汲極區中之不觸碰閘極-VSTB界面的VSTB表面上。
圖24.單一閘極溝渠中之具有單功函數架構之CMOS反相器的橫截面視圖，單功函數對於p通道及n通道MOSFET具有共同閘極金屬功函數層，稱作uVSTB-FET裝置架構，其使晶體基板中之一個VSTB連接至p摻雜層(或p-井)且使另一VSTB連接至n摻雜層(或n-井)，因而按對應地連接至p摻雜「基板」層或n摻雜「基板」層而定義n-MOSFET或p-MOSFET。
圖25.單一閘極溝渠中之具有雙功函數架構之CMOS反相器的橫截面視圖，雙功函數對於p通道及n通道MOSFET具有不同的閘極金屬功函數層。
圖26.可堆疊架構之橫截面視圖，該架構作為實例具有在底部晶體基板中之cVSTB-FET及在階層中的階層式tVSTB-FET，該階層藉由隔離層與底部階層隔離。
圖27.示意性地說明採用閘極首先方法之用於廣泛應用之dVSTB-FET的所有原理層之3D視圖。為了最重要之層之位置的清楚起見，移除了一些部件。
圖28.示意性地說明採用閘極最後方法之用於廣泛應用之dVSTB-FET的所有原理層之3D視圖。為了最 重要之層之位置的清楚起見，移除了一些部件。
圖29.示意性地示出跨越dVSTB-FET之如由圖27中之線29-29所指示的閘極區域之關鍵層的2D橫截面視圖，其對於製造之閘極最後及閘極首先方法為類似的。
圖30.示意性地示出跨越dVSTB-FET之如由圖27中之線30-30所指示的源極/汲極區域之關鍵層的2D橫截面視圖，其對於製造之閘極最後及閘極首先方法為類似的。
圖31.對於閘極首先方法在VSTB高度之大約一半處的dVSTB-FET水平橫截面說明在俯視圖觀察者面前出現時的關鍵層。
圖32.在俯視圖觀察者面前出現時對於閘極最後方法在VSTB高度之大約一半處的dVSTB-FET水平橫截面。
圖33.在dVSTB-FET製造期間在閘極首先方法中逐步形成閘極及源極/汲極之製程流程。
圖34A至圖34I.與在dVSTB-FET製造之閘極首先方法中形成閘極及源極/汲極之製程流程的逐步製程流程描述中之層形成對應的橫截面視圖。
圖35.在dVSTB-FET製造之閘極最後方法中形成閘極及源極/汲極之製程流程。
圖36A至圖36H.與在dVSTB-FET製造之閘極最後方法中形成閘極及源極/汲極之製程流程的逐步製程流程描述中之層形成對應的橫截面視圖。
圖37.用於製造任何基於VSTB之裝置之可多堆疊架構的階層式基本結構之橫截面視圖，基於VSTB之裝置形成為絕緣體上之可堆疊積體電路層(ICL)，其形成於包括階層底部隔離層之關鍵層及使VSTB形成於階層中之TDL的多層堆疊之階層中。VSTB可例如由晶體、多晶或非晶半導體(如矽)形成以用於製造基於VSTB-FET之ICL及記憶體。
圖38.用於製造任何基於VSTB之裝置之可堆疊架構的階層式基本結構之橫截面視圖，基於VSTB之裝置形成於包括階層底部隔離層之關鍵層、半導體低電阻率層(或準基板)及使VSTB形成於階層中之TDL的多層堆疊之階層中。
圖39.具有使用半導體VSTB製造之水平位元線及水平字元線的可多堆疊架構之快閃陣列階層的橫截面視圖。用於BL之源極及汲極以及選擇電晶體位於所繪製的橫截面前面及後面且此處未示出。
圖40.由複數個ICL製成之3D反及快閃記憶體堆疊架構的橫截面視圖，ICL在此特定實施例中為隔離之快閃陣列階層，其中快閃陣列階層中之水平位元線及垂直字元線垂直地堆疊。堆疊中之第一層由c-Si基板製成，而頂部之其他層可由快閃陣列階層製成，快閃陣列階層製造為具有多晶Si VSTB-FET及VSTB-FEMT之ICL。
圖41A.在快閃陣列層中具有水平位元線(BL)及水平字元線(WL)之可多堆疊架構的最頂部視圖。「水平」 指階層內之兩個方向且沒有WL或BL垂直地跨越階層進行，如圖40所示之本發明所建議。
圖41B.在快閃陣列層中具有水平位元線(BL)及水平字元線之可多堆疊架構的俯視圖。藉由以粗體箭頭示意性地示出WL及指示BL VSTB條帶頂部、記憶體堆疊頂部及字元線電極與記憶體堆疊所位於之處而使一些關鍵層可見，如圖40所示。
圖42.藉由多晶Si VSTB及記憶體堆疊製造而形成快閃陣列階層從而產生用於可堆疊快閃陣列階層之VSTB-FEMT之製程整合流程的示意圖。
圖43.圖42即藉由多晶Si VSTB及記憶體堆疊製造而形成快閃陣列階層從而產生用於可堆疊快閃陣列階層之VSTB-FEMT之製程整合流程的示意圖之接續。
圖44.在溝渠中蝕刻虛擬介電質以形成字元線間隔離(隔離溝渠)之製成步驟之後，即圖43中之製程步驟108之後的具有多晶Si VSTB之可堆疊快閃陣列階層的橫截面視圖。
圖45.具有多晶Si VSTB之可堆疊快閃陣列階層之源極/汲極及源極/汲極接點形成之製程整合流程的示意圖。
圖46.沿著圖45中之製程步驟111之後的具有多晶Si VSTB之可堆疊快閃陣列階層之源極/汲極及源極/汲極接點的橫截面視圖。
圖47.具有連接至頂部階層上方之周邊IC的單 閘極VSTB-FEMT單元之垂直整合之多階層反及快閃陣列的橫截面視圖，單閘極VSTB-FEMT單元在每一垂直位元線具有兩條水平位元線。
圖48.具有單閘極VSTB-FEMT單元之垂直整合之多階層反及快閃陣列的製程整合流程之示意圖的橫截面視圖說明多層夾層之形成。
圖49.具有單閘極VSTB-FEMT單元之垂直整合之多階層反及快閃陣列的製程整合流程之示意圖的橫截面視圖說明藉由各向異性蝕刻在多層夾層中形成深溝渠。
圖50.具有單閘極VSTB-FEMT單元之垂直整合之多階層反及快閃陣列的製程整合流程之示意圖的橫截面視圖說明藉由側向各向同性選擇性蝕刻在多層夾層中形成淺凹壁(溝渠)。
圖51.具有單閘極VSTB-FEMT單元之垂直整合之多階層反及快閃陣列的製程整合流程之示意圖的橫截面視圖說明藉由VSTB材料(例如，多晶Si)上之沈積及回蝕(如「間隔件形成製程」中)在凹壁中形成VSTB位元線。
圖52.具有單閘極VSTB-FEMT單元之垂直整合之多階層反及快閃陣列的製程整合流程之示意圖的橫截面視圖說明藉由介電質堆疊(例如BE-SONOS及其類似結構)之沈積在VSTB壁上、在頂部及在溝渠底部形成記憶體堆疊。
圖53.具有單閘極VSTB-FEMT單元之垂直整 合之多階層反及快閃陣列的製程整合流程之示意圖的橫截面視圖說明在記憶體堆疊壁上及結構頂部形成控制閘極堆疊，隨後為CMP以使結構平面化。
圖54.具有單閘極VSTB-FEMT單元之垂直整合之多階層反及快閃陣列的示意圖之布局俯視圖說明藉由蝕刻垂直字元線之間的記憶體堆疊而置放隔離溝渠，隨後沈積如PSG或TEOS之介電質，隨後進行CMP以使結構平面化。
圖55.具有單閘極VSTB-FEMT單元之垂直整合之多階層反及快閃陣列的兩個鄰近NVM單元之橫截面視圖說明隔離溝渠置放於記憶體堆疊之頂表面上(a)或VSTB位元線表面之頂部(b)，此為用於形成裝置之兩個選項。
圖56.具有連接至形成於c-Si基板中之最底部階層中之周邊IC的單閘極VSTB-FEMT單元之垂直整合之多階層反及快閃陣列的橫截面視圖，單閘極VSTB-FEMT單元在每一垂直位元線具有兩條水平位元線。
圖57.具有單閘極VSTB-FEMT單元之垂直整合之多階層反及快閃陣列的製程整合流程之示意圖的橫截面視圖說明藉由介電質堆疊(例如BE-SONOS及其類似者或基於FG之結構)之沈積繼之以回蝕而僅藉由利用「間隔件形成製程」在VSTB壁上形成記憶體堆疊。
圖58.具有單閘極VSTB-FEMT單元之垂直整合之多階層反及快閃陣列的製程整合流程之示意圖的橫截 面視圖說明藉由沈積閘極電極材料或材料堆疊繼之以CMP以用於使表面平面化而在記憶體堆疊壁上形成垂直字元線。
圖59.用於諸如垂直閘極MOS-PD及垂直閘極CCD之基於閘極之裝置的基本建構結構(BBS-GBD)之橫截面視圖，該結構具有呈具有保護帽之半導體條之形狀的晶體半導體主體、STI隔離及其帽。
圖60.附接至STI之垂直閘極MOS二極體(VG-MOS二極體)結構的橫截面視圖，其中薄閘極電極及閘極介電質形成於在移除VSTB帽之後在半導體條中各向異性地選擇性地蝕刻之窄溝渠中。
圖61.具有由VSTB-FET製成之像素切換電路(PSC)電晶體之特定實施例的基於VSTB之CMOS IS像素的布局視圖，VSTB-FET具有兩個單獨的Tx VSTB-FET及平面PD及FD。
圖62.圖61所示的CMOS IS像素之VSTB-FET Tx的詳細布局視圖。
圖63.具有Tx電晶體之基於隔離溝渠之隔離的製造於單閘極區域中之兩個VSTB-FET Tx的布局視圖。
圖64.具有平面MOSFET及垂直閘極MOS-PD(VG-MOS-PD)之CMOS IS像素實施例的布局視圖。
圖65及圖66.VG-MOS-PD、電晶體Tx及FD之布局視圖及橫截面視圖說明當Tx閘極重疊於VG-MOS-PD空間電荷區上方時，藉由Tx通道進行的VG-MOS-PD 通道與FD之電連接。
圖67.使所有PSC MOSFET製造為VSTB-FET且使PD製造為VG-MOS-PD之CMOS IS像素實施例的布局視圖。
圖68.使VG-MOS-PD及垂直閘極CCD替換平面Tx MOSFET之CMOS IS像素實施例之光敏部分的詳細布局視圖。
圖69.作為SOI晶圓上之CMOS-IS像素實施例之光敏部分的VG-MOS-PD之橫截面視圖。
圖70.用於製造垂直閘極CCD IS之基本建構結構1(BBS-1)的橫截面視圖，垂直閘極CCD IS具有STI隔離及呈頂部具有保護帽之條之形狀的晶體半導體垂直厚體(VTB)。
圖71.三相垂直閘極CCD IS(VG-CCD IS)像素結構之頂部布局視圖，其中CCD串製成於配置為行之相鄰c-Si條的垂直壁上，其具有置放於c-Si條之間且藉由STI與相鄰的CCD串隔離之共同多晶Si閘極，及製成為VG-MOS-PD之光敏裝置，其頂表面無閘極材料以允許光穿透至VG-MOS-PD中。
圖72.沿著圖71所示的VG-CCD IS像素結構之V3互連件的橫截面視圖。
圖73.沿著圖71所示的VG-CCD IS像素陣列之VG-MOS-PD列的橫截面視圖。
圖74.沿著圖71所示的VG-CCD IS陣列之V3 互連件的橫截面視圖，使多晶Si閘極由閘極堆疊替換以减小串聯電阻。
圖75.沿著圖71所示的VG-CCD IS像素陣列之CCD閘極行的橫截面視圖。
圖76.用於垂直閘極CCD IS之基本建構結構2(BBS-2)的橫截面視圖，垂直閘極CCD IS具有呈具有兩個保護帽之條之形狀的晶體半導體垂直厚體(VTB)及具有保護帽之STI隔離。
圖77.具有薄的閘極間介電質隔離及閘極與高度導電V2及V3互連件之間的小的寄生電容之VG-CCD IS像素結構的布局視圖，其中兩個光敏裝置為VG-MOS-PD，其具有共同閘極及與相鄰的VG-MOS-PD行之STI隔離，具有開放頂部以允許光穿透至VG-MOS-PD中而無寄生吸收。
圖78.沿著圖77中所說明的垂直閘極CCD IS像素結構之俯視圖上的78-78區段的橫截面視圖。
圖79.沿著圖77中所說明的垂直閘極CCD IS像素結構之俯視圖上的79-79區段的橫截面視圖。
圖80.沿著圖77中所說明的垂直閘極CCD IS像素結構之80-80區段的橫截面視圖。
圖81.沿著垂直閘極CCD IS像素結構之在圖80中所指示的81-81區段之橫截面視圖。
圖82.密集VG-CCD IS結構之布局視圖，其中具有共同閘極及開放頂部以允許光穿透至VG-MOS-PD中 的兩個相鄰CCD串之VG-MOS-PD的SCR製成於同一c-Si條中。
圖83.沿著圖82中所說明的VG-CCD IS結構之83-83區段的橫截面視圖。
I. 由介電質壁上之垂直超薄體半導體製成之高級的半導體裝置及其製造方法
本文中描述了不同類型之VSTB-FET及其製造方法。在以下描述中，將使用熟習此項技術者通常採用之術語描述說明性實施方案的各種態樣以向其他熟習此項技術者傳達其工作實質。然而，對於熟習此項技術者而言將顯而易見，可在所描述的態樣中之僅一些的情况下實踐本發明。出於解釋之目的，闡述特定數字、材料及組態以便提供對說明性實施方案的詳盡理解。然而，對於熟習此項技術者而言將顯而易見，可在無具體細節的情况下實踐本發明。在其他情况下，省略或簡化了熟知的特徵，以便不會混淆說明性實施方案。
將以最有助於理解本發明之方式輪流將各種操作描述為多個離散操作，然而，描述次序不應解釋為暗示此等操作必然與次序相關。具體而言，此等操作無需按呈現次序執行。
參考圖4(先前技術)之VSTB-FET之基本建構結構(BBS)的製造方法如下：(i)將STI硬式罩幕層沈積於 半導體基板上；(ii)藉由光微影步驟圖案化STI硬式罩幕；(iii)各向異性地蝕刻STI硬式罩幕層；(iv)製造STI；(vi)使STI凹入；(v)用STI帽301介電質填充凹口；(vi)移除STI硬式罩幕；(vii)在標準間隔件製程中在STI硬式罩幕邊緣壁上形成VSTB帽101；(viii)使用STI帽301及VSTB帽101作為硬式罩幕進行c-Si各向異性蝕刻；(ix)用類似於TEOS 400之閘極溝渠介電質填充溝渠；(x)使閘極溝渠介電質凹入；(xi)用保護帽451介電質填充凹口。
本文中描述的本發明之實施方案使用肖特基接面源極/汲極VSTB-FET裝置，其使肖特基接面遠端地置放於VSTB之源極-汲極側而具有或沒有藉由磊晶c-Si之SEG或藉由多晶Si之沈積形成的凸起的源極-汲極半導體層，且與閘極之VSTB界面分隔等於VSTB厚度左右之距離而使肖特基接面不觸碰閘極介電質，見圖21A及圖21B。此源極/汲極架構可顯著减小寄生電容。肖特基接面金屬功函數(Wf)實際上影響VSTB-FET Vth且新穎的高級的VSTB-FET設計之此特徵可作為用於設計多Vth IC之額外旋鈕用於Vth設計。作為低摻雜VSTB 100長度之一部分510在源極/汲極製程中形成的且由作為關鍵低電阻層之金屬源極/汲極金屬500/600接觸的遠端肖特基接面可視為可廣泛用於肖特基增强之IC設計中之獨立的肖特基二極體，其中肖特基裝置用於藉由將一或多個此等肖特基二極體串聯地連接至源極而靈活地進行一些產品中之VSTB-FET之Vth的電調整。因此，作為獨立裝置之肖特基二極 體可用於肖特基VLSI電路設計中。當VSTB-FET接通時，肖特基接面之串聯電阻非常低，此歸因於强反轉層511形成於VSTB 100中在閘極介電質堆疊700與遠端肖特基接面之間，肖特基接面位於VSTB 100與層510之間的界面處，因為反轉層中之移動電荷載子濃度非常高，為大約3e19cm-3及更大。值得注意，提供此低電阻機制之VSTB厚度必須具有與量子反轉層厚度相同之厚度或在6nm至2nm左右之範圍中與量子反轉層厚度接近。摻雜活化及朝通道-源極及通道-汲極接面擴散以將其置放於閘極下方所需的最大溫度不必更大，因而首次藉由使用此裝置設計而提供低溫製程整合流程。具有使用遠端肖特基接面形成之源極-汲極的VSTB-FET產生新裝置架構，稱作sVSTB-FET。在sVSTB-FET製造期間不存在高溫退火使其適合及易於整合為多階層IC架構。「閘極首先」整合方案現可易於針對新裝置設計實施而沒有2D功函數效應。首先，sVSTB-FET具有與源極隨機摻雜擾動(RDF)效應之不存在及與此現象相關聯的Vth可變性相關的强烈益處，其中sVSTB-FET為用於任何非摻雜通道裝置之Vth可變性之主要機制中的一者。sVSTB-FET亦具有可忽略之DIBL或沒有DIBL，此歸因於汲極電場極少地朝源極肖特基障壁平面穿透，源極肖特基障壁平面正交於來自汲極之通道電場。sVSTB-FET之另一有益特徵為中間間隙功函數金屬及合金經定義為在嚴格定義中功函數在4.4eV至4.6eV之範圍內的金屬/合金且在工程定義中該範圍為4.3eV 至4.7eV。中間間隙金屬肖特基接面之可製造性相當高，因為所謂的金屬誘發之界面陷阱形成的效應可忽略，該效應對於功函數在4.3eV以下之金屬尤其强，從而導致界面處之費米能階釘扎效應及對肖特基障壁之不良控制。sVSTB-FET之另一特徵為可基於考慮作為接面之半導體側的反轉層之量子侷限的肖特基接面物理學證明半導體側之移動電荷濃度可變且隨著閘極電壓而增大。此效應使在Log(Id)-Vg度量方面之sVSTB-FET切換特性顯著更陡，使得預期次臨限斜率(SS)參數遠小於如針對標準MOSFET之理論最小限制~60Mv/十進位。載子自遠端肖特基接面金屬費米能階直接穿隧至零及反轉層之上部子頻帶導致非常低的接觸比電阻率及總寄生電阻，從而增强驅動電流。
為了進一步减小源極/汲極寄生電阻，可藉由使用如圖22中說明的基於金屬矽化物之材料512而使基於遠端肖特基接面之金屬源極/汲極更接近閘極介電質與通道之間的界面。此設計自功能角度看類似於圖21A至圖21B所示之裝置設計，但其製造之製程流程不同。在源極/汲極孔蝕刻及使VSTB 100表面暴露於低摻雜或非摻雜之超薄c-Si層之SEG或低摻雜或非摻雜之超薄多晶Si層之沈積之後，沈積厚度範圍為1nm至10nm之超薄金屬層，如Ni、Co、W、Ti、Mo或其合金及其類似者，隨後進行低溫退火以形成金屬矽化物，隨後進行如TiN之障壁層的超薄層沈積，以防止金屬矽化物與進入至源極/汲極孔區域之其餘部分中之後沈積的金屬層之間的任何化學互 動，隨後進行CMP以完成源極/汲極形成製程。為了視圖之簡單起見在圖22中未示出障壁層，其可為沿著源極/汲極區域500及600之周邊的薄層。需要時，可藉由沈積金屬層以使矽化物形成比SEG層或多晶Si厚度厚一點而以VSTB厚度之一部分為代價來形成金屬矽化物512。對於上文列出之不同金屬，所形成之矽化物厚度與所沈積之金屬厚度存在唯一比，使得熟習此項技術之工程師可選擇正確的金屬厚度及SEG/多晶Si層厚度以產生矽化物厚度，矽化物置放為與閘極介電質與通道界面遠離達至少2nm至4nm左右。
「閘極首先」整合方案對於製造VSTB-FET為最佳的而沒有2D功函數效應。圖23說明沒有2D功函數效應之VSTB-FET之特定實施例的橫截面視圖。圖21A有助於理解圖23所示之裝置的垂直橫截面視圖。整合製程流程「A」具有部分類似於此特定實施例中之基本建構結構(BBS)之製造方法的以下步驟：(i)將STI硬式罩幕層沈積於半導體基板上；(ii)用於圖案化STI硬式罩幕之光微影步驟；(iii)各向異性地蝕刻STI硬式罩幕層；(iv)在標準的間隔件形成製程中在STI硬式罩幕邊緣壁上形成作為VSTB帽101之VSTB硬式罩幕；(v)製造STI隔離300；(vi)使STI凹入；(vii)用STI帽介電質301填充凹口；(viii)移除STI硬式罩幕；(ix)各向異性地蝕刻c-Si以形成閘極溝渠，隨後為針對p-MOSFET以n型摻雜物且針對n-MOSFET以p型摻雜物以適當摻雜物類型對子鰭區202 進行摻雜之離子植入步驟，隨後進行熱退火以用於摻雜活化及朝STI之VSTB界面的重新分佈；(x)沈積HDP或TEOS SiO2材料或其類似者以用介電質填充閘極溝渠，隨後進行CMP以使表面平面化；(xi)使閘極溝渠介電質凹入而在溝渠底部留下在3nm至50nm之範圍內的某一介電質厚度400以减小閘極與基板電容；(xii)閘極介電質堆疊700之形成製程包括藉由例如熱氧化及高k層沈積進行之界面氧化物形成；(xiii)例如在雙閘極功函數整合方案之情况下沈積具有所需功函數之閘極功函數材料堆疊，假設首先沈積p-MOSFET(n-MOSFET)閘極功函數金屬，在n-MOSFET(p-MOSFET)閘極區域中應用光微影步驟並執行第一閘極功函數金屬之移除，隨後沈積n-MOSFET(p-MOSFET)閘極功函數金屬及沈積障壁層，以防止由閘極金屬填充層導致之功函數改變，隨後沈積金屬填充層800(若體積允許的話)，隨後對作為蝕刻擋止層之STI帽301進行CMP平面化步驟；(xiv)沈積多晶Si層；(xv)用於閘極圖案化之光微影步驟，隨後為多晶Si蝕刻及光阻移除；(xvi)藉由蝕刻擋止層選擇性地各向異性地蝕刻閘極電極金屬，蝕刻擋止層為高k閘極介電質層；(xvii)沈積通常由SiCO2或類似此之材料形成的閘極間介電質層902，SiCO2或該材料對用於源極/汲極形成區域中之多晶Si、SiO2、SiN、Al2O3等具有高蝕刻選擇性，隨後進行CMP以用於平面化直至多晶Si之頂部為止；(xviii)使隔離層902凹入並在凹口中沈積帽SiN層，隨後進行CMP；(xix) 圖案化並開放源極/汲極區域/孔之光微影步驟，隨後為在源極/汲極區域、STI帽301及STI介電質300上方發生之SiN帽層，閘極間介電質層902的選擇性各向異性蝕刻，其在比具有多晶Si虛擬閘極之閘極金屬深度淺5%的深度處停止且VSTB帽101用作硬式罩幕以使源極/汲極與閘極且與VSTB自對準，隨後進行光阻移除；(xx)沈積為大約中間間隙功函數材料之金屬層或複合堆疊或金屬堆疊510，以形成肖特基接面及金屬堆疊沈積以填充源極/汲極500及600，隨後進行CMP；(xxi)使源極/汲極金屬凹入直至STI帽301之頂部為止；(xxii)在包括虛擬多晶Si壁之凹入壁中在凹入區域之一側形成介電質間隔件，介電質間隔件可由SiCON及類似的低k介電質製成；(xxiii)藉由毯覆式SiO2沈積用TEOS SiO2填充凹口，隨後進行CMP；(xxiv)藉由選擇性蝕刻移除虛擬閘極多晶Si，隨後為閘極金屬介電質帽蝕刻，若其作為可選步驟預先執行的話；(xxv)沈積金屬堆疊以填充閘極溝渠，使此閘極溝渠作為金屬-0局部互連件，隨後進行CMP，需要的話隨後形成金屬堆疊帽；(xxvi)藉由選擇性蝕刻自通常由TEOS SiO2製成之頂部源極/汲極區域移除介電質而形成源極/汲極凹口；(xxvii)沈積金屬堆疊以填充源極/汲極凹口，隨後進行CMP直至層902頂部或其帽為止，隨後藉由標準步驟集合形成保護層(帽)：凹入、沈積、CMP；(xxviii)沈積層間介電質堆疊以用於在其中形成與源極/汲極及閘極之接點。在由蝕刻時間進行之並不完美之蝕刻深度控制的情况 下，比閘極深度深之源極/汲極深度的輕微不匹配可導致閘極對VSTB通道之靜電控制較弱，但在具有子鰭摻雜層202的情况下，顯著减輕或甚至移除此問題。
參考圖23，可建議與先前描述的流程「A」相比稍有不同之替代整合流程「B」。第一組步驟與先前描述的製程整合流程「A」相同。在形成閘極金屬堆疊之後，可如下使用另一整合製程：(a)使金屬閘極堆疊凹入及藉由帽介電質沈積形成帽層，隨後進行CMP(為了簡單起見在圖21A中未示出)；(b)沈積通常由SiO2及SiN層形成之層間介電質堆疊；(c)用於閘極圖案化之光微影步驟及在層間介電質堆疊中蝕刻閘極溝渠，隨後用選擇性非蝕刻材料進行虛擬閘極填充，選擇性非蝕刻材料在蝕刻層間介電質堆疊、閘極金屬堆疊帽及如多晶矽或其類似者之閘極金屬堆疊本身時充當帽層，及CMP以用於表面之平面化；(d)用於圖案化閘極間隔離區域902之光微影步驟，使光微影開口與閘極虛擬層及VSTB帽/STI帽稍微重疊(達臨界大小5%至10%)，隨後蝕刻層間介電質堆疊，選擇性地蝕刻閘極帽以用於與閘極區域自對準，隨後藉由作為高k閘極介電質層之擋止層蝕選擇性地各向異性地蝕刻掉閘極金屬堆疊800及703；(e)沈積閘極間隔離層902，隨後進行CMP以用於平面化；(f)使閘極間隔離層902凹入，隨後沈積帽介電質層，帽介電質層可由與閘極金屬堆疊帽或VSTB帽層相同之材料製成；(g)源極/汲極形成模組，其幾乎與先前整合製程「A」中的最終步驟相同，該 最終步驟為形成源極/汲極金屬堆疊510及500/600區域之凹口並沈積源極/汲極介電質帽層，隨後進行CMP以用於平面化(此步驟為可選的以用於在下一處理步驟期間保護源極/汲極金屬材料以防氧化及吸收水分，若選擇之源極/汲極金屬材料對如W及一些其他敏感的話(帽層亦有助於稍後形成自對準閘極接點)；(h)選擇性地蝕刻虛擬閘極溝渠材料，隨後藉由沈積/蝕刻間隔件介電質層形成閘極間隔件，隨後蝕刻閘極金屬堆疊帽，隨後沈積作為金屬-零互連件之金屬層互連件；(i)藉由金屬互連件凹入形成金屬介電質帽，隨後沈積介電質帽材料，隨後進行CMP以用於平面化；(j)沈積介電質層或堆疊以用於在源極/汲極及閘極層與金屬-1互連件之間形成接點。熟習此項技術之專家可使用流程「A」及「B」作為基本製程之實例而建議一些其他製程整合流程，但其不可能構成發明。
具有最簡單的設計及製程整合之sVSTB-FET發明之特定實施例可具有廣泛用途，因為其具有設計及材料組成相同的n通道VSTB-FET及p通道VSTB-FET，稱作通用VSTB-FET(uVSTB-FET)。uVSTB-FET具有同樣用於n通道及p通道兩者的由中間間隙Wf材料形成之遠端肖特基源極/汲極層510及由中間間隙Wf材料形成之閘極電極層703。歸因於中間閘極Wf之使用，uVSTB-FET具有在自標準至高Vth量值範圍內的Vth，且可用於低功率及超低功率高效能應用及/或類比/RF CMOS及SoC應用。在CMOS技術中，具有共同的低摻雜VSTB之 uVSTB-FET充當正閘極電壓及VS=0之n通道MOSFET，及/或充當「負」閘極電壓為VS=Vdd之p通道MOSFET。uVSTB-FET之VSTB可由低摻雜之n基板及由低摻雜之p基板製造。可將p通道uVSTB-FET製造於低p摻雜之基板200上，基板200在VSTB底部在p通道下方具有適度n摻雜至高n摻雜之埋藏層202，且可將n通道uVSTB-FET製造於低n摻雜之基板200上，基板200在VSTB底部在n通道下方具有適度p摻雜至高p摻雜之埋藏層202，見圖24。n通道及p通道uVSTB-FET可使用相同製程同時製作，此將提供顯著的製造簡化。可以如圖21B、圖22及圖23中說明之許多不同的方式形成遠端肖特基源極/汲極。至於用於製造此等類型之裝置的一般製程整合流程，如何自上文由流程「A」及「B」給出之描述形成該等裝置相當直接及明顯。設計提供最高裝置密度架構。因此，CMOS技術中之所有MOSFET製成為相同的且充當n通道或p通道MOSFET，此取决於閘極電壓正負號及取决於VS=0抑或VS=Vdd，使汲極置放於兩個cVSTB-FET之間，只要用於p摻雜塊狀晶圓中或深p-井或p摻雜深層中之p通道MOSFET的n-井或n摻雜層形成於用於n通道MOSFET之深n-井中，或反之亦然。若使用SOI晶圓或可堆疊CMOS IC之隔離階層，則將確實相同之設計及製程應用於n通道及p通道uVSTB-FET。用於遠端肖特基源極及汲極及用於閘極之4.5eV的中間間隙Wf材料提供標準的Vth(HP應用)。若使共同Wf比中間間隙Wf稍高 0.1eV至0.2eV，則可將高Vth n通道製成為適合用於ULP應用及超低Vth。若使共同Wf比中間間隙Wf稍低0.1eV至0.2eV，則可製作低Vth n通道/高Vth p通道，其理想地適合用於類比/RF應用。因此，存在設計Vth之許多方式，例如，藉由使遠端肖特基源極-汲極Wf降低或升高以使Vth在相反方向上移動來使中間間隙閘極Wf提供用於調整Vth位移之旋鈕：若Wf升高，則n通道Vth升高且p通道Vth降低，且反之亦然。設計Vth之另一旋鈕為具有中間間隙源極-汲極Wf及藉由用於n通道及p通道之閘極堆疊Wf操縱Vth。對於較高級之CMOS技術能力，可藉由適當的材料組成設計四個Wf，使兩個Wf用於n通道及p通道sVSTB-FET之遠端肖特基源極-汲極且兩個Wf用於閘極，此提供Vth之最靈活的集合以用於SoC應用。可以如圖21B、圖22及圖23中說明之許多不同的方式形成遠端肖特基源極/汲極。
可藉由經由設計VSTB帽寬度而調整VSTB厚度來進行設計同一晶粒中之一些Vth的非常可製造之方式，其對於SoC為重要的。支持此方法之物理現象為：最近確定若鰭厚度在4nm以下，則半導體能隙Eg取决於鰭厚度。亦已知Eg愈高，則MOSFET之Vth將愈高。舉例而言，對於鰭厚度4nm，c-Si之Eg=1.1eV相對於大約2.5nm之鰭厚度，Eg=1.5eV。儘管需要更準確地表徵Eg(TSi)之確切函數，但現象本身經堅定地確定且可用於Vth設計之依據經驗的方法。在上文所描述之製程整合流 程「A」及「B」中，必須以不同方式製造VSTB硬式罩幕(帽)寬度的集合。此處專利中建議兩種製造集合之方式。方式1：首先形成最寬的VSTB硬式罩幕，隨後進行光微影步驟以開放需要較窄VSTB硬式罩幕之區域，隨後對最寬的硬式罩幕進行修整。接著應用另一光微影步驟以開放其他區域以用於VSTB硬式罩幕等等的進一步修整。方式2：首先形成最寬的VSTB硬式罩幕，使STI硬式罩幕邊緣壁處之層壓間隔件具有最薄間隔件，最薄間隔件由自不同介電質材料形成之一些層(例如，堆疊：SiO2、Al2O3、TaxSiOy、SiN或類似於此之某物)覆蓋。廣泛傳播之原子層沈積(ALD)方法對於此處理為理想的。接著應用光微影步驟而移除頂部SiN層，使得以非常可控之方式進行修整，其中需要較薄的VSTB且接著移除TaxSiOy層等等。修整製程為非常溫和的步驟以基本上將材料修整0.25nm至0.5nm之離散增量左右。此係因為對於任何典型的材料，單原子層厚度僅為大約0.25nm。對於此等處理規格，原子層蝕刻(ALE)製程為最合適的且將在行業中廣泛使用。應理解，實際的硬式罩幕寬度必須比任何目標VSTB厚度寬一點，從而考慮用於VSTB表面清潔、用於界面氧化物形成之氧化，及例如用於使用氧化-蝕刻方法以降低表面粗糙度的矽預算，且其他處理需要消耗矽。
可藉由在單一閘極溝渠中形成n通道VSTB-FET及p通道VSTB-FET，使共同閘極構成如圖24中所說明之uVSTB-FET反相器而實現MOSFET裝置之最高密 度，圖24中示出了反相器之橫截面視圖。CMOS反相器包括附接至兩個STI之兩個低摻雜或非摻雜VSTB 100，其使閘極溝渠在VSTB之間，使帽101在STI與閘極帽之間在VSTB頂部。一個p通道VSTB連接至晶體基板200且藉由適度摻雜至重摻雜層或井202與n通道VSTB隔離，或反之亦然。uVSTB-FET反相器具有共同閘極電極，其包括作為功函數層或堆疊之層703及具有基於肖特基接面之金屬源極/汲極的閘極金屬800，基於肖特基接面之金屬源極/汲極遠端地形成於VSTB之STI側，STI為閘極之相對側。uVSTB-FET反相器具有在STI 300中在兩個相對側附接至VSTB但經由源極-汲極金屬-零互連電連接之一個共同汲極，用於n通道之一個源極及用於p通道之另一源極，使所有源極/汲極對於某些應用如上文所論述相同地形成，因而提供甚至較高之裝置密度。將層間介電質950沈積於反相器頂部以將在晶體基板中所形成之uVSTB-FET反相器階層與如下文所論述在上部階層中所形成之uVSTB-FET反相器隔離。基板為單晶體基板，但需要時，uVSTB-FET反相器可形成於SOI晶圓基板上而完全無需任何p型或n型摻雜井/層202，從而提供不可區分之n通道及p通道uVSTB-FET，除了接地線連接至n通道uVSTB-FET源極且Vdd線連接至p通道uVSTB-FET源極，從而使其VSTB在浮體模式中起作用。需要時，可以如圖21B、圖22及圖23中說明之許多不同的方式形成遠端肖特基源極/汲極設計。至於用於製造此等類型之裝 置的一般製程整合流程，如何自上文給出之描述形成該等裝置相當直接及明顯。因此，發明了CMOS反相器以作為單一閘極溝渠中之具有單功函數架構的uVSTB-FET反相器架構，單功函數架構對於p通道及n通道MOSFET具有共同閘極金屬及源極/汲極金屬功函數層，使得其作為n-MOSFET抑或p-MOSFET起作用取决於所施加電壓之正負號。當然，僅n-MOSFET或僅p-MOSFET可形成於同一閘極區域溝渠中，其在晶體基板中使VSTB連接至p摻雜層(或p-井)且使另一VSTB連接至n摻雜層(或n-井)，因而定義n-MOSFET及p-MOSFET。
為了藉由具有不同的適當閘極功函數金屬/金屬合金或金屬/金屬合金堆疊而實現高裝置密度及Vth設計之較大靈活性，發明了雙閘極VSTB-FET架構，且圖25說明了使用在單一閘極溝渠中製造的兩個互補sVSTB-FET之CMOS反相器的橫截面視圖。CMOS反相器由單一溝渠中之n通道及p通道VSTB-FET組成，且包括：兩個低摻雜或非摻雜VSTB 100，其在頂部具有帽101，其使VSTB形成於STI 300之相對的垂直壁上且連接至晶體基板200；適度摻雜至重摻雜層或井202，其將一個電晶體之通道與基板分隔；共同閘極電極，其包括兩個不同的閘極功函數金屬層703及706及共同的閘極高導電層800；及金屬源極/閘極，其形成於VSTB之與閘極側相對的STI側，金屬源極/汲極由遠離閘極與VSTB界面置放之肖特基接面製成(遠端肖特基源極/汲極)。若需要較簡單之製程 整合，則用於n通道VSTB-FET及p通道VSTB-FET之源極/汲極功函數(肖特基障壁高度)可不同或相同。層間介電質950沈積於反相器頂部。適度摻雜至重摻雜層或井202在p通道VSTB-FET下時具有n型摻雜，且將p通道VSTB-FET之通道與p基板或p-井分隔，且在n通道VSTB-FET下時具有p型摻雜，且將n通道sVSTB-FET之通道與n基板或n-井分隔。需要時，反相器可形成於SOI晶圓上而無需任何p型摻雜或n型摻雜層，如202。
為了進一步增大裝置密度，發明了具有複數個階層之裝置置放的可堆疊架構，其中每一階層具有任何功能及/或如SRAM、反及快閃及/或反或快閃記憶體及其類似者之一些特定功能的積體電路。圖26說明了可堆疊CMOS反相器架構之橫截面視圖，其作為特定實施例實例具有在底部晶體基板中之uVSTB-FET及在階層中的階層式uVSTB-FET，階層藉由隔離層950與底部隔離。CMOS反相器包括：(i)兩個低摻雜或非摻雜VSTB 100，其在VSTB頂部具有帽101，兩個VSTB 100皆形成於STI 300及/或TDL 360垂直壁上且連接至晶體基板200或準基板122，準基板122由晶體或/及多晶層製成為藉由階層間介電質層950與底部階層及與所示階層之上的階層隔離，(ii)適度摻雜至重摻雜層或井202/204及203，其相應地分隔基板中之電晶體的對應通道，(iii)共同閘極電極，其具有閘極功函數金屬/金屬合金層703或其堆疊及共同的閘極高導電層800，及(iv)遠端肖特基源極/汲極，其形成於 VSTB之與閘極側相對的STI側或TDL側中。適度摻雜至重摻雜層或井202具有n型摻雜以將p通道sVSTB-FET之通道與p基板分隔且具有p型摻雜以將n通道sVSTB-FET之通道與n基板分隔。階層基板為沈積於階層間隔離層950上之適度摻雜至重摻雜之準基板，其使一個VSTB 100連接p摻雜層204(或p-井)且使另一VSTB連接至n摻雜層(或n-井)，因而定義uVSTB-FET之n通道及p通道。需要時，可省略準基板，從而產生類似於階層中之SOI VSTB-FET架構的階層裝置設計。需要時，具有在10nm至1000nm之範圍中的厚的絕緣體上的矽(SOI)層之SOI晶圓可替代於塊狀半導體(矽)晶圓用於所有類型之產品而不改變產品罩幕，且無需任何p型摻雜或n型摻雜層202、203及204。STI或TDL厚度可取决於產品規格及製程能力在10nm至3000nm左右之範圍中。
對於晶體基板中之基本VSTB-FET層數大體上保持相同，以便易於理解結構，即使其按階層製作亦如此。需要時，如圖25中所示的雙功函數閘極金屬堆疊可用於每一階層中之多階層架構，如圖26中所說明的架構。因此，圖26說明了可堆疊架構，其作為實例在底部晶體基板中具有複數個cVSTB-FET裝置及cVSTB-FET反相器或uVSTB-FET裝置及uVSTB-FET反相器且在藉由隔離層950與底部隔離之階層(tVSTB-FET)中具有使用cVSTB-FET及/或uVSTB-FET兩種架構之VSTB-FET裝置及VSTB-FET反相器，其中tVSTB-FET具有在準基板122 之階層半導體(晶體、多晶或非晶)層中及/或在TDL中形成的所有關鍵功能垂直層以形成VSTB鰭100。可在沈積期間或在層122沈積之後藉由離子植入/退火步驟以一種類型之摻雜對準基板122進行原位摻雜，且接著在將溝渠形成於TDL中之後藉由與層122之初始摻雜類型相反類型的摻雜對摻雜層204進行摻雜，以補償初始摻雜並設定相反摻雜類型。形成與彼等層具有對應接點且將其對應地連接至Vss及Vdd之此雙類型摻雜之準基板使階層tVSTB-FET反相器充當塊狀CMOS反相器。
VSTB層由多晶矽或如Ge或III-V及其類似者之其他半導體製成，且在藉由光微影步驟及蝕刻步驟在TDL中形成溝渠之後藉由使用TDL邊緣之垂直壁上的間隔件形成製程模組而形成該等VSTB層。對於特定實施例，藉由以下製程整合步驟集合而形成tVSTB-FET：(i)沈積TDL或TDL及TDL帽，隨後進行光微影及溝渠蝕刻步驟；(ii)藉由使用TDL之垂直壁上之間隔件形成製程模組由多晶矽或其他半導體製成VSTB；(iii)藉由進行光微影步驟隨後進行摻雜物原子離子植入及退火以活化層204中之摻雜原子而形成摻雜層204；(iv)沈積由例如TEOS SiO2或類似於此之材料製成之虛擬閘極隔離層，隨後進行CMP以用於平面化，隨後藉由使層凹入繼之以帽材料沈積而形成虛擬閘極隔離帽及藉由CMP進行之平面化步驟；(v)使多晶Si VTSB頂部在2nm至20nm之深度範圍內凹入，隨後沈積VSTB帽材料101，帽材料101由如 Al2O3之介電質或SiO2、超薄SiN層及Al2O3層之界面層堆疊製成以减小界面陷阱之密度(Dit)並補償SiN中之原生正電荷及Al2O3或類似於此之類似堆疊中之負電荷，隨後藉由CMP進行平面化步驟；(vi)若採用「閘極首先」整合方案，則隨後進行標準製程步驟以形成VSTB-FET。應注意，步驟(iv)及(v)可以相反次序進行。若採用「閘極首先」整合方案，則類似於標準步驟系列之以下步驟為必要的：(a)在進行(v)步驟之後形成的結構頂部沈積層間介電質或堆疊；(b)藉由光微影步驟在層間介電質中形成閘極溝渠，隨後藉由多晶Si沈積而形成多晶Si虛擬閘極，隨後進行平面化；(c)2DSA光微影步驟，隨後與「閘極首先」製程類似地形成遠端肖特基源極/汲極；(d)選擇性地移除虛擬閘極，選擇性地蝕刻虛擬閘極介電質帽；(e)各向異性地蝕刻虛擬閘極介電質，而在閘極溝渠底部留下介電質層400；(f)形成閘極金屬堆疊，隨後進行CMP直至層間介電質層之頂部為止。有必要注意，TDL帽、VSTB帽及虛擬閘極隔離層帽將由相互選擇性可蝕刻之介電質材料製成。
可使用兩種方法形成階層基板：1.藉由間隔件製程在TDL壁上形成VSTB及2.在非常厚之半導體準基板中形成的STI壁上形成VSTB。方法1包括以下詳細步驟：(i)在晶體基板中形成並平面化底部階層之後，進行階層間隔離層950之沈積；(ii)沈積由厚度範圍為3nm至30nm左右之如多晶Si之薄的多晶材料製成之準基板，具有 在沈積期間由原位摻雜製程提供之摻雜物類型，其中原位摻雜有助於在具有較大晶粒大小之厚度層中較均勻地沈積；(iii)藉由進行光微影步驟及離子植入步驟繼之以退火而形成摻雜層204，摻雜層204以與最初沈積之準基板相反的摻雜類型摻雜；(iv)沈積厚度範圍為10nm至300nm或更大之TDL或TDL及TDL帽層堆疊，其中可選TDL帽在2nm至20nm之厚度範圍中；(v)進行光微影步驟以開放閘極溝渠區域且藉由準基板多晶Si層處之蝕刻擋止層蝕刻TDL；(vi)藉由間隔件形成製程自閘極區域溝渠中之TDL之垂直壁上的多晶Si或其他半導體形成VSTB層，使VSTB電連接且實體地連接至準基板；(vii)進行製程集合以形成如上文所描述之VSTB-FET。應注意，對於較可控之晶粒大小生長，沈積溫度通常較低，使得形成非晶或奈米晶體矽層，隨後進行適度高溫退火以生長多晶形態之Si層(多晶Si)。在此情况下，適度原位摻雜有助於生長較大晶粒大小之多晶Si層，其對準基板中之載子移動性有益。在非常厚的半導體準基板中形成的STI壁上形成VSTB之方法2包括以下詳細步驟：(i)在晶體基板中形成並平面化底部階層之後，沈積階層間隔離層950；(ii)在階層間介電質950頂部沈積厚的多晶Si層作為雙層，其具有厚度範圍為3nm至30nm之適度原位摻雜至高度原位摻雜的底層部分及厚度範圍為10nm至300nm之頂層部分，頂層部分為非摻雜層或適度摻雜至低摻雜層以用於在隨後的退火期間形成大晶粒大小；(iii)在準基板中在大 約低摻雜之準基板層之深度處形成STI；(iv)對晶體塊狀基板進行類似於VSTB-FET製程整合方案之所有其他步驟以形成包括VSTB形成步驟、閘極及源極/汲極之tVSTB-FET。應注意，多晶製程中之晶粒大小通常受膜厚度限制，使得層愈厚，形成之晶粒大小愈大且預期VSTB-FET通道中之載子移動性愈大。因此，對於較可控之大晶粒大小生長，使用方法2以形成準基板為有益的。非常需要生長用於階層之晶體半導體層，但迄今為止不存在如此做之具有成本效益的方法，但若將發現此方法，則本文中所描述之裝置設計概念可易於將此方法接納至tVSTB-FET裝置製造方法中。可藉由使準基板之底層部分(適度摻雜至重摻雜之部分)的厚度為零來修改方法2。在此情况下，整合方案類似於如上文所描述之SOI VSTB-FET形成製程。
熟習此項技術之專家可預見此等基本裝置及其基本模組(如遠端肖特基源極/汲極模組，或閘極金屬堆疊模組之單功函數或雙功函數方案)之許多不同類型的整合方法以形成複數個裝置類型及裝置組合。
增大裝置密度之方式為以高的內在寄生源極/汲極與閘極電容為代價將閘極及源極/汲極置放於同一溝渠中，此與典型的VSTB-FET設計相反，在典型VSTB-FET設計中，源極/汲極形成/置放於VSTB(鰭)之一側且閘極在相對側，從而導致內在源極/汲極與閘極寄生電容幾乎為零。一個人可注意到此新裝置概念與三閘極MOSFET非常類似，關於相當大之內在寄生電容確實如此，但具有 雙隔離通道架構之新VSTB-FET裝置，稱作dVSTB-FET因以下方面而顯著不同於三閘極或雙閘極鰭式裝置設計：其具有附接至具有共同閘極之各別STI介電質層/由具有共同閘極之各別STI介電質層容納的兩個隔離之VSTB(鰭)，使得鰭厚度可製成為具有任何實踐上切實可行之縱橫比及厚度而不損失鰭之機械穩定性，此與雙閘極或三閘極相反，在雙閘極或三閘極中，鰭之機械穩定性使縮放限值在14nm節點以下。
所提議的dVSTB-FET裝置概念可使用「閘極首先」及「閘極最後」之MOSFET製造方法實現，如圖27及圖28中藉由示出dVSTB-FET之3D示意圖而說明。本文中描述了具有兩個通道(雙通道)之新穎的垂直超薄體(VSTB)場效電晶體(FET)結構(dVSTB-FET)在本發明之實施例中，dVSTB-FET為塊狀c-Si電晶體上之半導體。dVSTB-FET為理想的以用於完全耗盡之VSTB電晶體應用，其中若一些浮體效應對積體電路功能無益，則與晶圓基板之主體電連接為必要的。需要時，可能使用具有厚SOI之SOI晶圓以製造dVSTB-FET以經由增强基板解耦來提供抗高輻射或一些其他特定要求，如雜訊降低。
圖27及圖29至圖31說明在當用於源極/汲極摻雜物驅入及活化所需之熱預算對於所形成之閘極可接受時在完成閘極形成之後形成源極及汲極(源極/汲極)時使用「閘極首先方法」製造的dVSTB-FET 001之結構。電晶體包括：兩個半導體VSTB 100，其形成於塊狀半導體基 板200中，在頂部具有VSTB帽101，且附接至介電質主體300之鄰近的垂直壁，介電質主體300在頂表面具有介電質STI帽301；閘極900，其具有置放於VSTB垂直壁之間且鄰近VSTB垂直壁置放之下部部分及置放於介電質STI帽301上之上部部分；源極500及汲極600，其形成於在VSTB垂直壁之間且鄰近VSTB垂直壁之閘極的相對側上；源極擴散區502及汲極擴散區602及作為VSTB之部分的兩個通道；第一溝渠介電質400，其將源極500、汲極600及閘極900與基板200分隔。形成於閘極900之上部部分之壁上的間隔件433將閘極之上部部分與源極及汲極分隔。在溝渠中置放於第一溝渠介電質400頂部之第二溝渠介電質432將源極及汲極與其他電晶體隔離且間隔件433下方之溝渠介電質432將源極及汲極與閘極隔離。在介電質層400上方之VSTB部分經低摻雜且在介電質層400頂部下方之VSTB部分(子鰭區)屬於基板200之在溝渠底部的適度摻雜至高摻雜擴散區401。閘極之上部部分及源極及汲極由層間介電質堆疊102環繞，層間介電質堆疊102形成於介電質STI帽301及第二溝渠介電質432之頂表面上。閘極900由閘極介電質堆疊(GDS)700及閘極電極706組成。在本發明之實施例中，通道寬度之一半Wg/2等於VSTB高度减閘極與基板隔離400之厚度Tgs。此裝置設計在功函數層為堆疊且相當厚(大於5nm)之情况下减輕金屬閘極製程中之2D功函數效應。
圖28、圖29、圖30及圖32說明在用於源極/ 汲極摻雜物驅入及活化所需之熱預算對於預先形成之閘極不可接受的情况下在閘極形成之前形成源極及汲極時使用「閘極最後方法」製造的dVSTB-FET 002。電晶體包括：兩個半導體VSTB 100，其由塊狀半導體基板200形成，在頂部具有VSTB帽101，且附接至介電質主體300之鄰近的垂直壁，介電質主體300在頂表面具有介電質STI帽301；閘極900，其具有置放於VSTB垂直壁之間且鄰近VSTB垂直壁置放之下部部分及置放於介電質STI帽301上之上部部分；源極500及汲極600，其形成於在VSTB垂直壁之間且鄰近VSTB垂直壁之閘極的相對側上；源極擴散區502及汲極擴散區602及作為VSTB之部分的兩個通道；間隔件433，其將閘極900之上部部分與源極及汲極分隔；第一溝渠介電質400之在間隔件433下方之部分，其將源極及汲極與閘極隔離；第一溝渠介電質400之其他部分，其將源極500、汲極600及閘極900與基板200及其他電晶體分隔。VSTB之上部部分為VSTB之低摻雜或非摻雜通道部分且VSTB之下部部分(子鰭區)在溝渠底部構成基板200之適度摻雜至高摻雜擴散區401以將底部洩漏路徑保持於控制之下(需要的話)。閘極之上部部分及源極及汲極由層間介電質堆疊102環繞，層間介電質堆疊102形成於介電質STI帽301及第一溝渠介電質400之頂表面上。閘極900由閘極介電質堆疊(GDS)700及閘極電極706組成。在本發明之實施例中，通道寬度之一半Wg/2等於VSTB高度减閘極與基板隔離400之厚度Tgs。
VSTB 100由塊狀半導體基板200，諸如但不限於晶體矽、鍺、砷化鎵基板及其類似者或由隔離堆疊中之晶體或多晶半導體，例如絕緣體上的半導體(SOI)形成。VSTB 100可由任何熟知之半導體材料、半導體上之半導體堆疊或絕緣體上之半導體材料，包括但不限於晶體(c-Si)或多晶矽(多晶Si)、鍺(Ge)、矽鍺(SixGey)、砷化鎵(GaAs)、GaP、GaSb、InSb及其他成分化合物形成。VSTB 100可由可藉由利用場效而可逆地自絕緣狀態更改為導電狀態之任何已知材料形成，場效藉由外部電位控制提供近表面導電性改變。當需要dVSTB-FET之最佳電效能時，VSTB 100理想地為單晶膜。舉例而言，當電晶體用於具有高密度之積體電路(IC)以用於高效能應用，諸如微處理器及系統單晶片(SOC)中時，VSTB 100為單晶膜。然而，當電晶體用於需要較不嚴格之效能的應用，諸如在液晶顯示器中時，VSTB 100可為多晶膜。介電質主體300使VSTB 100與其他電晶體絕緣且與VSTB形成界面，該界面提供閘極電壓對源極與汲極之間的整個主體之良好的靜電控制。介電質主體300稱作STI，但在描述中其可進一步為等效意義上之任何介電質主體。在本發明之實施例中，VSTB 100為單晶矽膜且具有在100nm至1nm之範圍內的厚度，且對於具有高狀態密度(DOS)之材料(如石墨烯)甚至小至單原子層厚度。對於抗高輻射應用，VSTB 100可易於製成為SOI-VSTB。下文詳細描述dVSTB-FET製造之製程流程。可在單一有效區域中藉由 使用隔離插塞方法或VSTB切割罩幕方法製成之VSTB隔離製造單一或多個dVSTB-FET裝置。
用於形成VSTB、源極/汲極及閘極之基本製程模組與先前技術發明中所描述的相同。下文概括了此等模組之簡短概述。VSTB形成：(i)標準的STI製程，以SiO2襯墊與Si3N4硬式罩幕厚度之非標準比沈積SiO2襯墊及Si3N4硬式罩幕層，使SiO2襯墊層與SiN硬式罩幕層一樣厚或比SiN硬式罩幕層厚；(ii)在開放STI蝕刻區域之後，STI蝕刻罩幕在壁上具有邊緣，該壁之VSTB硬式罩幕可使用標準的間隔件形成技術藉由沈積VSTB硬式罩幕(稍後在製程中變成VSTB帽101)層隨後進行各向異性蝕刻而形成，VSTB硬式罩幕層由例如非晶Al2O3或與此類似之其他材料製成；(iii)藉由蝕刻掉未由VSTB帽及STI硬式罩幕覆蓋之c-Si而形成STI溝渠；(iv)藉由矽熱氧化及用介電質層進行STI填充，如HDP-SiO2沈積而形成STI襯裏，隨後進行CMP；(v)藉由經由HDP-SiO2凹口蝕刻、帽材料沈積繼之以CMP之帽形成的標準製程而形成STI帽層301；(vi)移除有效區域中之對STI帽及VSTB帽具有選擇性之STI硬式罩幕，隨後按與STI深度幾乎相同之深度對矽進行各向異性蝕刻；(vii)藉由對於p-MOSFET以n型及對於n-MOSFET以p型摻雜物將零度摻雜物離子植入至基板中而在有效區域底部形成局部摻雜區，隨後進行摻雜物活化退火，以在需要時增大同一有效區域中之兩個VSTB-FET之間的寄生臨限電壓Vth，且對子鰭區域進 行摻雜以改良對底部之VSTB的閘極靜電控制；(viii)沈積閘極溝渠介電質層，如TEOS或HDP-SiO2，隨後進行CMP。因此，在有效區域中形成兩個VSTB。需要時，可在形成VSTB硬式罩幕及移除在特定產品布局設計中不需要VSTB之處的硬式罩幕之後應用切割罩幕。藉由最終裝置VSTB厚度加用於藉由氧化形成STI襯裏、VSTB壁清潔及閘極界面熱氧化物形成之矽預算來判定VSTB帽厚度(判定VSTB厚度)。源極/汲極形成模組(見圖30)如下：(i)在藉由應用光微影步驟及蝕刻形成鄰近VSTB且與閘極及VSTB帽二維地自對準(稱作「2DSA製程」)之源極/汲極孔之後，藉由對於摻雜物II使用光微影而進行在源極/汲極孔中之VSTB壁上之高度原位摻雜材料104(n電晶體為n型且p電晶體為p型)的選擇性磊晶或高度原位摻雜材料104(n電晶體為n型且p電晶體為p型)之多晶Si沈積或摻雜以用於源極/汲極摻雜(n電晶體為n型且p電晶體為p型)，隨後進行fRTA以在VSTB中形成源極擴散區502及汲極擴散區602；(ii)沈積接觸金屬障壁層503(未示出)及金屬500，隨後進行CMP直至ILD 102頂部之CMP擋止層為止；(iii)使源極/汲極孔/溝渠中之金屬凹入且用蓋帽介電質層505填充凹口，隨後進行CMP。閘極形成(見圖29)：(i)用於閘極區域開口之光微影步驟，隨後形成閘極介電質，使界面介電質藉由VSTB矽超薄氧化而形成並沈積高k閘極介電質；(ii)在單功函數製程中針對n-MOSFET及p-MOSFET兩者沈積閘極金屬功函數堆疊或在 雙功函數製程中藉由標準的雙功函數製程針對n-MOSFET及p-MOSFET具有不同的合適功函數金屬堆疊；(iii)藉由閘極金屬沈積進行之閘極區域金屬填充製程，隨後進行CMP；(iv)需要時藉由使用標準的帽形成製程形成閘極區域帽層。圖31及圖32對應地說明根據閘極首先及閘極最後整合方案製造的dVSTB-FET之關鍵層之大約中間VSTB高度的橫截面視圖。
圖33及圖34A至圖34I中說明在「閘極首先」的dVSTB-FET 001製造方法中形成閘極及源極/汲極之特定製程流程步驟的細節。dVSTB-FET裝置具有易於與任何高級閘極堆疊整合之優點。使溝渠中之第一虛擬閘極介電質凹入，從而在溝渠底部留下具有厚度Tgs之層400，厚度Tgs為用於適當地减小閘極與基板電容所需的，製程201P，圖34A。接下來，形成閘極介電質700及閘極電極706且藉由CMP進行平面化，製程202P，圖34B。閘極介電質700可為簡單介電質或包括界面層701(諸如超薄SiO2)及高k層702(諸如HfO2、ZrO2、HfO2及/或ZrO2矽化物，及與彼等類似之合金)之介電質堆疊。閘極電極706可由適當地及相應地重摻雜之多晶Si層製成或製成為由以下組成之堆疊：作為障壁層之第1金屬閘極層703，其禁止高k材料與功函數材料之間的任何互動；第2層704，其為n通道VSTB-FET(大約4eV至4.75eV)及p通道VSTB-FET(低於5eV至4.25eV)提供正確的功函數；及障壁層705或堆疊，其用於抑制功函數判 定閘極材料與閘極電極填充800(諸如W，或WSi2，或MoSi2，或多晶Si，或其類似者)之互動，光微影步驟以形成閘極且同時開放用於源極/汲極之溝渠，隨後各向異性地蝕刻STI帽301上方且在VSTB之間的溝渠中之閘極電極706及閘極介電質700，從而在STI帽301頂部形成閘極及閘極延伸部，為金屬-零互連件，見圖34C。下一步為沈積第二虛擬閘極介電質432(諸如SiOC或其類似者)或介電質堆疊以填充在閘極形成製程203P之後開放的閘極之間的空間，隨後進行CMP(需要的話)，可藉由用閘極蓋帽介電質填充閘極材料凹口以形成閘極帽707來保護閘極電極706以防氧氣及水分，製程204P，圖34D。接著使介電質432凹入直至VSTB帽101頂部為止，製程205P，圖34E。間隔件433形成於開放的閘極壁(見圖34F)上，且隨後沈積層間介電質或介電質堆疊102且進行CMP以平面化(見圖34G)。進行光微影步驟以界定源極/汲極區域500及600，隨後各向異性地選擇性地蝕刻ILD 102直至STI帽301頂部為止，隨後各向異性地選擇性地蝕刻第二閘極溝渠介電質432，以形成藉由間隔件433下方之介電質層432與閘極分隔之源極/汲極孔，圖34H。間隔件433及STI帽301及VSTB帽101用作硬式罩幕以將源極/汲極與閘極及VSTB自對準。圖34I示出在源極/汲極形成之後的dVSTB-FET之最終結構視圖，其使源極/汲極與其他dVSTB-FET之源極/汲極隔離或使某一S或/及D對於相鄰電晶體為共同的。形成源極500及汲極600 之製程流程對於dVSTB-FET 001及dVSTB-FET 002兩者為類似的且在上文已描述，且沿著圖34I中之閘極橫截面的中間可看見所形成的源極/汲極接點，其中僅可觀察到接觸障壁層503如TiN(或其他金屬氮化物或金屬矽化物)及源極/汲極填充金屬層504，圖30至圖32中示出了用於製造凸起的源極/汲極104及源極擴散區502及汲極擴散區602之選擇性磊晶選項。需要時，可藉由標準帽層形成技術在源極/汲極金屬填充層頂部形成保護層(帽)。
圖35及圖36A至圖36H中說明在「閘極最後」的dVSTB-FET 002製造方法中形成閘極及源極/汲極之特定製程流程的細節。在如上文所描述形成VSTB結構之後，在結構頂部沈積層間介電質或介電質堆疊102，隨後進行光微影步驟並各向異性地蝕刻層間介電質102以形成閘極溝渠，圖36A，製程401P。在閘極溝渠壁上形成源極/汲極與閘極隔離間隔件433，諸如SiN或SiOCN，圖36B，製程402P，隨後沈積虛擬閘極材料801，諸如多晶Si，且藉由CMP進行其平面化直至ILD 102頂部為止，圖36C，製程403P。進行光微影步驟以界定源極/汲極區域500及600，隨後各向異性地選擇性地蝕刻ILD102，隨後各向異性地選擇性地蝕刻第一虛擬閘極介電質400以在溝渠中形成源極/汲極孔，圖36D，製程404P。間隔件433及STI帽301及VSTB帽101用作硬式罩幕以將源極/汲極區域與閘極及VSTB自對準。可藉由如上文所描述之一些不同方法形成源極500及汲極600，接著移 除虛擬閘極801且實現第一虛擬閘極介電質400之各向異性選擇性蝕刻，且在介電質厚度到達Tgs之規格時之蝕刻時間停止製程，製程405P。圖36E中示出沿著閘極溝渠之結構的橫截面視圖且圖36F中示出跨越閘極之橫截面視圖。接下來，沈積閘極介電質700及閘極電極706且隨後進行CMP直至ILD 102頂部為止，製程406P，圖36G。藉由使金屬閘極堆疊凹入，用帽層802沈積填充凹口繼之以CMP之標準技術形成閘極保護介電質802，製程407P，圖36H。
上文所描述之關於用於n通道及p通道VSTB-FET之源極/汲極及閘極的功函數之操縱的所有發明適用於dVSTB-FET裝置設計及其製造方法，且在此處使用熟習此項技術者向其他熟習此項技術者傳達其工作實質時共同採用之術語描述說明性實施方案的各種態樣時不再重提，且上文闡述具體細節以便提供對本發明之詳盡理解。
II. 由介電質壁上之垂直超薄體半導體製成之半導體邏輯及記憶體可堆疊裝置及其製造方法
在以下描述中，將使用熟習此項技術者通常採用之術語描述說明性實施方案的各種態樣以向其他熟習此項技術者傳達其工作實質。然而，對於熟習此項技術者而言將顯而易見，可在所描述的態樣中之僅一些的情况下實踐本發明。出於解釋之目的，闡述特定數字、材料及組態以便提供對說明性實施方案的詳盡理解。然而，對於熟習 此項技術者而言將顯而易見，可在無具體細節的情况下實踐本發明。在其他情况下，省略或簡化了熟知的特徵，以便不會混淆說明性實施方案。
本發明為諸如FEMT之垂直可堆疊反及(VS-反及)快閃陣列(VSTB-FEMT)之新穎裝置集合及其製造方法。在以下描述中，闡述眾多特定細節以便提供對發明的詳盡理解。在其他情况下，未特別詳細地描述熟知之半導體製程及製造技術，以便不會不必要地混淆本發明。
基於VSTB-FET之3D裝置提供裝置密度之顯著增大及每一IC功能之面積縮小。為了進一步增大每一面積之IC裝置密度，已出現新方法，其為製造多層ULSI，其中在半導體晶體基板中製造之基本IC頂部之堆疊中的彼此頂部製造許多積體電路層(ICL)或階層。此ICL之電晶體通常具有較小效能要求且通常可由多晶半導體材料製成。ICL中所使用之VSTB-FET可具有由例如多晶Si(多晶Si)或非晶半導體製成之VSTB。若將發現製造晶體VSTB之方法，則其可易於整合於在階層中形成晶體VSTB中。此ICL可為SRAM陣列、反或或反及快閃陣列或陣列階層之堆疊、單次可程式化(OTP)單元陣列，及許多其他標準單元及功能電子模組、巨集及塊。
對於本發明之許多特定實施例，兩種基本建構結構可以許多方式用於形成ICL之可堆疊階層，其中VSTB層120例如由厚介電質層(TDL)360之壁上的多晶Si製造，VSTB層120置放於隔離階層間層950上或隔離階 層間層950與導電準基板122之堆疊上，其對應地在圖37及圖38中進行說明。可堆疊ICL包括使用基本建構結構之複數個不同裝置設計。
圖37中說明了根據本發明之較佳實施例的絕緣體上之基本建構結構(BBS-OI)之實例。BBS-OI包括半導體低摻雜VSTB 120，其在一側連接至介電質主體，諸如TDL 360之垂直壁，在相對側連接至虛擬隔離121之垂直壁，其在VSTB之底側置放於階層間隔離層950之頂部，且在頂側用VSTB帽101覆蓋，使TDL保護帽304及閘極溝渠介電質121保護帽451置放於其頂部，使所有保護帽相互選擇性地可蝕刻以允許使用二維自對準(2D-SA)製程。
在此特定實施例中製造BBS-OI之方法如下：(i)首先將階層間(ICL間)隔離層950以5nm至100nm之厚度範圍沈積於平面化表面之頂部，此層下方具有IC或ICL；(ii)將如TEOS或HDP-SiO2之TDL 360以10nm至500nm之厚度範圍沈積於層950頂部；(iii)將TDL介電質帽304以在2nm至20nm之範圍內的厚度沈積於層360頂部；(iv)進行光微影步驟以用於圖案化TDL且蝕刻掉TDL介電質帽304並將TDL向下蝕刻至層間隔離層950以形成包括準VSTB及虛擬隔離區域之溝渠；(v)沈積未摻雜或輕摻雜之多晶Si且如在間隔件處理中對其進行回蝕以形成附接至TDL之垂直壁的厚度範圍為2至10nm之多晶Si VSTB；(vi)沈積如TEOS或HDP-SiO2之閘極區 域介電質層121，隨後進行CMP以用於表面之平面化直至TDL介電質帽304頂部為止；(vii)藉由蝕刻選擇性地使多晶Si VSTB凹入；(viii)以2nm至10nm之厚度範圍沈積VSTB帽101且藉由CMP對其進行平面化；(ix)藉由選擇性蝕刻使閘極區域介電質層121凹入；(x)以2nm至10nm之厚度範圍沈積保護介電質帽451且藉由CMP對其進行平面化。
圖38中說明了根據本發明之較佳實施例的具有內建準基板之基本建構結構(BBS-BS)的實例。BBS-BS包括半導體低摻雜VSTB 120，其在一側連接至介電質主體，諸如TDL 360之垂直壁，且在相對側連接至虛擬隔離層121，在底側與作為準基板之重摻雜半導體層122電連接且在頂側與VSTB帽101電連接，其中TDL 360在底側連接至半導體層122且在頂部連接至TDL保護帽304，且溝渠介電質121在左側及右側連接至VSTB層120且在底側置放於準基板122上，而其保護帽451在頂側，且半導體層122沈積於階層間隔離層950頂部，其中層360在需要時具有嵌入至TDL 360中之蝕刻擋止層123以在形成SD至FET通道及位元線時控制源極及汲極深度。
製造BBS-BS之方法如下：(i)首先將階層間(ICL間)隔離層950以5nm至100nm之厚度範圍沈積於平面化表面之頂部，此層下方具有IC或ICL；(ii)將相應地適度原位摻雜至高度原位摻雜之多晶Si或c-Si層122以10nm至100nm之厚度範圍形成於層950頂部；(iii) 將如TEOS或HDP-SiO2之TDL 360以10nm至500nm之總厚度範圍沈積於層122頂部；(iv)將蝕刻擋止層123以2nm至20nm之厚度範圍沈積於TDL 360之第一部分頂部(可選的)；(v)將TDL層360之第二部分沈積於層123頂部；(vi)將TDL介電質帽304以2nm至20nm之厚度範圍沈積於層360頂部；(vii)進行光微影步驟以用於圖案化TDL且形成用於將TDL介電質帽304蝕刻掉，將TDL 360及層123向下蝕刻至準基板之多晶Si或c-Si層122之開口；(viii)藉由在開放溝渠中沈積未摻雜或輕摻雜之多晶Si層且如在間隔件形成製程中進行回蝕而形成VSTB層；(vi)沈積如TEOS、高溫氧化物(HTO)或HDP-SiO2之閘極區域介電質層121，隨後進行CMP直至TDL介電質帽304頂部為止；(ix)選擇性地蝕刻多晶Si VSTB凹口；(viii)沈積VSTB帽101，隨後藉由CMP進行平面化；(ix)選擇性地蝕刻閘極區域介電質層121凹口；(x)沈積保護介電質帽451，藉由CMP進行平面化。
形成具有大晶粒大小之VSTB多晶Si為有益的。為了實現此，可在上文所描述之沈積步驟之後對多晶Si退火。製造大晶粒多晶Si之另一方法係基於熟知之相關性，即沈積之多晶Si層愈厚，形成之晶粒大小愈大。因此需要時，對於BBS-OI及BBS-BS結構兩者，可如下形成VSTB：(i)在溝渠開放及蝕刻掉TDL之後，將厚的多晶Si層沈積至溝渠中，隨後進行高溫退火以形成較大晶粒大小多晶Si，隨後進行CMP以用於表面平面化；(ii)蝕 刻多晶Si凹口，隨後為VSTB間隔件層沈積115及蝕刻(間隔件形成製程)；(iii)選擇性地各向異性地蝕刻掉大晶粒多晶Si，從而在VSTB帽115下方形成VSTB 120；(iv)用虛擬隔離層沈積121填充溝渠區域，隨後進行CMP以將表面平面化；(v)使虛擬層凹入，隨後沈積虛擬層帽材料及CMP以形成帽層451。對於BBS-OI結構，閘極及SD可按任何次序形成於VSTB之相對側或使用二維自對準(2DSA)製程形成於單側。而且閘極可形成於TDL 360中且SD形成於虛擬層121中，或相反方式。對於BBS-BS結構，在虛擬隔離121中形成閘極為有益的，而SD使用2DSA製程在VSTB之相對側形成於TDL 360中可為有益的。當藉由蝕刻虛擬隔離121而形成閘極溝渠時，在底部留下具有在5nm至30nm之範圍中之某一厚度的虛擬隔離層之一部分以按小的閘極與準基板電容形成閘極為有益的。熟習此項技術之專家可想到使用此等兩種基本建構結構：BBS-OI及BBS-BS之裝置設計的許多方案及許多其修改。
發明了新穎的按階層可堆疊之垂直超薄體(tVSTB)場效電晶體(tVSTB-FET)，或需要時，為場效記憶體電晶體(FEMT)結構(tVSTB-FEMT)及其製造方法，使tVSTB 120在較佳實施例中由多晶Si或任何其他半導體晶體、多晶，或非晶材料製成，其藉由間隔件形成製程形成於厚介電質層360(TDL)中之溝渠邊緣，介電質層360(TDL)置放於堆疊間(階層間)隔離層950頂部，或需要 時置放於導電層950(導電堆疊)頂部，且圖39中說明了特定反及快閃設計實施例。若閘極介電質705僅僅為標準的閘極介電質如非晶二氧化矽(a-SiO2)或界面層a-SiO2與高k閘極介電質如HfO2之堆疊，則形成tVSTB-FET。若閘極介電質705為包括標準記憶體結構如SONOS、FG結構或鐵電之具有典型的已知介電質及FG層厚度範圍的記憶體堆疊，則形成基於反及或反或快閃陣列之tVSTB-FEMT。易於想到沈積如記憶體堆疊之SONOS的簡單步驟集合。可藉由使用BBS-OI製造tVSTB-FEMT之簡單製程修改而形成基於FG之VSTB-FEMT。在藉由上文所描述之製程之任何版本形成VSTB之後，藉由多晶Si熱氧化或用任何已知方法沈積a-SiO2，隨後將第二薄的多晶Si層沈積至閘極溝渠中並如間隔件形成製程中一樣進行回蝕從而沿著位元線(BL)形成FG層而形成閘極隔離層。接著，藉由FG部分氧化或藉由沈積a-SiO2或由a-SiO2、SiN、Al2O3及其類似者製成之任何介電質堆疊，隨後沈積控制閘極材料，如相應地重摻雜之多晶Si，隨後進行CMP之平面化步驟(「閘極電極首先形成」方案)而形成閘極間隔離層。接下來為光微影步驟以沿著BL開放隔離溝渠，蝕刻控制閘極、閘極間隔離，及FG，隨後沈積隔離溝渠介電質材料以隔離控制閘極與浮動閘極。需要時，亦完全或部分移除閘極介電質且將磷矽玻璃(PSG)沈積為隔離溝渠介電質材料，其沿著VSTB BL形成tVSTB-FEMT單元之間的虛擬源極之n型摻雜層以减小寄生電容。在形 成隔離溝渠之後，沈積層間隔離堆疊，隨後進行光微影步驟以藉由與單獨埋藏之閘極區域的製造接觸通孔而製作字元線(WL)。需要時，可藉由上文所描述之製程流程之簡單修改而在導電準基板上製造基於FG之tVSTB-FEMT。需要時，可使用反整合方案(「閘極隔離首先形成」方案)，其中在記憶體堆疊形成完成之後，可用WL隔離介電質層填充溝渠，隨後進行CMP，使得藉由以下操作而形成WL：形成層間介電質堆疊，隨後藉由沿著如長的WL條帶之罩幕進行光微影，隨後蝕刻層間介電質堆疊，從而進一步蝕刻溝渠中之WL隔離層，隨後沈積WL導電層及進行CMP。最後的製程類似於已知的「雙鑲嵌」製程，其中替代於通孔形成記憶體單元閘極孔(或小溝渠)以將閘極電極堆疊沈積於其中，且WL本身僅僅為緊凑的金屬-零互連件。
發明了新穎的按階層可堆疊之垂直超薄體(tVSTB)場效電晶體(tVSTB-FET)，或需要時，為場效記憶體電晶體(FEMT)結構(tVSTB-FEMT)及其製造方法，使tVSTB 120在較佳實施例中由多晶Si或任何其他半導體晶體、多晶，或非晶材料製成，其藉由間隔件形成製程形成於厚介電質層360(TDL)中之溝渠邊緣壁，介電質層360(TDL)置放於堆疊間(階層間)隔離層950頂部，或需要時置放於在此例子中藉由隔離層951與底部階層隔離之導電層950(導電堆疊)上，且圖40、圖41A及圖41B中說明了特定反及快閃設計實施例。若閘極介電質705僅僅為標 準的閘極介電質如非晶二氧化矽(a-SiO2)或界面層a-SiO2與高k閘極介電質如HfO2之堆疊，則形成tVSTB-FET。若閘極介電質705為包括標準記憶體結構如SONOS、FG結構或鐵電層之具有典型的已知介電質厚度範圍及薄的FG層的記憶體堆疊，則形成基於反及或反或快閃陣列之tVSTB-FEMT。發明了在堆疊於彼此頂部之階層中具有功能邏輯或類比IC或記憶體IC(如快閃或SRAM)之複數個階層。TDL厚度360可取决於階層中製作之IC的特定規格而在10nm至500nm之範圍內變化。階層間導電層可由厚度範圍為10nm至100nm之適度摻雜至重摻雜之多晶Si或由厚度在3nm至30nm之範圍內的金屬層、金屬氮化物或金屬矽化物層製成之堆疊製造，金屬層、金屬氮化物或金屬矽化物層由金屬W、Hf、Ti、Ta、Zr及在多晶Si層中具有低擴散性之其他金屬製成，夾在多晶Si層之間，在需要時具有厚度在1nm至10nm之範圍中的障壁層如WN、TiN、TaN及其類似者以防止來自金屬及矽化物之金屬污染進入TDL中並進入形成於頂部之VSTB中。使用階層間導電層可在需要時大大减少VSTB-FET及VSTB-FEMT中之浮體效應，而使用階層間介電質層可改良IC階層中之裝置解耦，若特定產品需要增强解耦效應的話。在以下描述中，闡述眾多特定細節以便提供對發明的詳盡理解。在其他情况下，未特別詳細地描述熟知之半導體製程及製造技術，以便不會不必要地混淆本發明。應注意，在圖40中，第1反及快閃陣列階層(001)形成於c- Si基板中，但熟習此項技術之專家可將感測放大器及其他記憶體周邊IC置放於其中以用於增强頂部快閃陣列階層或任何其他任意IC之功能。可選擇「閘極隔離首先形成」方案及「閘極電極首先形成」方案，取决於特定應用及製程能力需要哪一個。
在圖40、圖41A及圖41B說明之本發明的實施例中，3D反及快閃記憶體堆疊由複數個作為階層之快閃陣列層製成，其使第1快閃陣列層作為基於VSTB-FEMT之反及快閃陣列製造於塊狀半導體c-Si 200中，其中水平位元線由c-Si VSTB 100製成且整合字元線(WL)由導電堆疊912製成，導電堆疊912形成於功函數堆疊860頂部且藉由隔離層951與製造於隔離層950上之隨後的快閃陣列階層(一或多個階層)隔離，使積體電路層或基於tVSTB-FEMT之反及快閃陣列垂直地堆疊，其中tVSTB-FEMT係使用TDL 360壁上之多晶Si VSTB 120製造的。藉由類似間隔件之製程將多晶Si tVSTB 120以及垂直記憶體堆疊層705製造於在TDL 360中製成之溝渠中，且整合WL由置放於功函數堆疊860頂部之導電堆疊912製成。需要時，可使用具有形成為閘極記憶體堆疊之堆疊705的tVSTB-FEMT裝置製造反及快閃。反及快閃非揮發性記憶體(NVM)堆疊705可由基於陷阱之介質(諸如SONOS(由多晶Si/SiO2/Si3N4/SiO2/Si組成)、SNONOS(由多晶Si/Si3N4/SiO2/Si3N4/SiO2/Si組成)或TANOS(由TaN/Al2O3/Si3N4/SiO2/Si組成)及其類似者)，基於鐵電極 化之介質(諸如SrTiO2及其類似者)，及基於浮動閘極之NVM單元(需要的話)製成。圖41A中說明了複數個可垂直堆疊之快閃陣列階層中之具有垂直繪製之位元線(BL)120及水平繪製之字元線(WL)912的可堆疊架構之布局視圖，其中BL 120在一個方向上進行且WL 912在正交方向上進行。在左側及右側及頂部及底部方向上重複此單元陣列，可形成每一超級單元具有2位元，單一溝渠中具有2個基於tVSTB之BL的反及快閃陣列架構。圖41B中示出了「閘極電極最後形成」方案之一些製造細節，其中介電質層860沈積於記憶體堆疊750頂部之間，且僅此時閘極電極溝渠開放且與WL溝渠一起用電極材料填充以作為金屬-零互連件。
應注意，進來開發了NVM閘極介電質堆疊之相當範圍的變化以用於不同應用且滿足一些整合要求。將此等堆疊整合至VSTB裝置概念及製造方法中有時並非直接的。舉例而言，若將TANOS堆疊作為基本NVM堆疊，則當蝕刻閘極虛擬填充介電質，諸如SiO2以便形成閘極電極時，完全不存在蝕刻問題，因為TaN為非常好的保護層且TANOS堆疊不受SiO2蝕刻損壞。相反，若使用SONOS堆疊，則對於相同的虛擬SiO2蝕刻步驟，不存在任何蝕刻擋止層，且SONOS堆疊氧化物可受損且厚度受影響而可控性較小。需要時，為了避免此問題及提供穩健的製程整合方案，建議使用SNONOS堆疊，其中可在SONOS堆疊頂部氧化物層之頂部形成非常薄的SiN層(通 常藉由例如ALD在較高溫度下沈積以减小陷阱濃度)或Al2O3層(構成SAONOS記憶體堆疊)。另一實例為此。通常接受閘極電極由重摻雜n+型多晶Si製成且藉由設計障壁層高度及頂部介電質層之介電常數而實現抹除模式效能之主要改良。然而，具有指定功函數之任何導電材料(諸如TiN、TaN、TiAlN及其類似者)之堆疊可用作NVM閘極電極堆疊頂部之用多晶Si覆蓋的閘極材料。最佳功函數實際上為中間間隙功函數，其允許改良程式化及抹除操作兩者且增大保留時間。若程式化模式具有足够裕度，則重p+摻雜之多晶Si為强烈地改良抹除模式之極端狀况，且反之亦然，若抹除模式為穩健的且寫入模式需要改良，則使用n+摻雜之多晶Si。電阻减小要求已導致使用較精細之閘極電極堆疊，諸如多晶矽堆疊(多晶Si-WN-W)及其類似者。熟習此項技術之專家可使用基本結構之許多修改以使其較可在不改變本發明之本質的情况下製造。快閃陣列之最佳VSTB高度不必非常高。相反，建議將VSTB高度製作得儘可能小，最終趨於奈米線大小，因為不需要高讀取電流。相反，為了减少電力消耗，需要具有較小讀取電流之要求。此對於LP/ULP應用極其重要。tVSTB-FET裝置概念之通用性及靈活性非常强，使得在需要時，基於PCM之單元NVM或基於自旋轉移扭矩磁性RAM(STT-MRAM)記憶體元件之NVM單元可易於整合於緊接於基於VSTB-FET之IC上方的同一階層中以用於單元選擇及尋址。基於PCM之單元NVM及STT-MRAM單元需要高電 流以用於程式化且因此需要具有較高縱橫比之VSTB-FET且其在具有使正確電流用於不同單元概念之靈活性的情况下易於製造。需要時，複數個多種單次程式化(OTP)NVM單元及基於該等NVM單元之陣列可使用例如藉由脈衝激發高電流、高電壓及MILC(金屬誘發之側向結晶)而改變多晶Si VSTB導電性之一些已知現象或受控閘極介電質崩潰現象而製造。可使用VSTB作為基本構造元件及利用電熔絲或反熔絲類型之程式化機制，如，例如由VSTB之部分鎳矽化製造之矽化物中之電子遷移現象的電熔絲機制(見，參考清單中C.Kothandaraman之平面OTP單元操作機制)設計及製造OTP交叉點或NVM之RAM架構。
圖42、圖43、圖44及圖45中說明了作為本發明之特定實施例的用於製造具有高摻雜之多晶Si字元線及源極/汲極之反及快閃堆疊的製程整合流程。具有多晶Si tVSTB 120之快閃陣列階層不僅可用於由c-Si製成之第一快閃陣列階層頂部，而且可用作任何功能ULSI模組、塊、單元或巨集頂部之單一快閃陣列階層或複數個快閃陣列階層(如2、4、8、16等等)，需要時，使平面隔離層950沈積於任何快閃陣列階層底部下方。多晶Si tVSTB位元線及反及快閃堆疊層之記憶體堆疊之製程整合流程如下(圖42)。製程101P：將隔離層950，例如LPCVD SiON沈積於第一快閃陣列階層頂部或產品之任何功能區域，隨後沈積10nm至500nm之TEOS SiO2作為TDL 360且沈積PECVD Si3N4作為保護介電質層304；102P：執行光 微影以開放用於兩個BL(串)之溝渠區域，隨後各向異性地蝕刻層304及360且移除光阻；103P：沈積多晶Si層及回蝕以將多晶Si VSTB 120形成為溝渠壁上之間隔件，隨後使層950在溝渠底部凹入達10nm至25nm(層304及多晶Si間隔件120充當蝕刻硬式罩幕)且用TEOS SiO2沈積填充溝渠，隨後藉由CMP(化學機械拋光)進行平面化步驟直至保護層304之頂部為止以形成虛擬層850，其中作為tVSTB厚度之最終多晶Si間隔件厚度必須在4nm至12nm之範圍內，且在需要時，tVSTB可使用如多晶Ge、晶體或多晶石墨烯之任何半導體材料，或如BGB(BN-石墨烯-BN，其中BN為氮化硼)及其他之堆疊而製成，甚至可使用一些非晶半導體；104P：藉由使經由多晶Si之選擇性蝕刻製成之多晶Si間隔件凹入，隨後沈積Al2O3或類似介電質材料及藉由CMP而平面化直至層304頂部為止而形成高度為5nm至30nm之tVSTB帽115；105P：自溝渠回蝕(移除)虛擬層850；106P：藉由針對所有記憶體堆疊層使用間隔件形成製程而形成記憶體介電質堆疊705。必須最佳化層304之初始厚度以使其最終厚度在1nm至10nm之範圍內。應注意，若規格為保留時間在10年以上，FG-單元堆疊或SONOS堆疊之典型的總實體厚度為大約20nm且不可縮小及製造得更薄，從而給記憶體堆疊厚度之縮放帶來實體限制。為了减輕記憶體堆疊中之閘極電場分佈的2D效應且為了减少沿著tVSTB高度分佈程式化及抹除電荷之後的非均勻性，閘極堆疊置放必須至少 在記憶體堆疊厚度上比tVSTB底部深(圖42中之大小「a」)且比tVSTB頂部高相同厚度(圖42中之大小「b」)。藉由相對於tVSTB之位置製作此等控制閘極裝置大小及置放，實現幾乎均勻之電荷分佈，從而提供穩健的程式化及抹除狀態而在通道中沒有高洩漏路徑。與用作NVM單元時的三閘極鰭式FET類型結構相比，此係tVSTB-FEMT結構之唯一優點，在三閘極鰭式FET類型結構中，許多2D效應在鰭底部及鰭尖端出現，且其與大2倍以上之單元大小一起證實為縮放阻止者，此歸因於記憶體堆疊置放於鰭周圍(在鰭兩側及鰭頂部)，其具有20nm之最小記憶體堆疊實體厚度限制，此與可實現之三閘極通道(BL)節距與字元線節距相比變得大得多。
圖43中示出製程整合之字元線(WL)形成序列的示意圖。製程107P：沈積WL堆疊912，其為例如高摻雜p+多晶Si(或n+多晶Si，取决於如上文所論述之程式化及抹除狀態裕度)或提供置放於記憶體堆疊頂部之層之正確功函數的任何材料堆疊及置放於頂部之低電阻層，隨後進行CMP以平面化。製程108P：光微影步驟以形成WL，隨後蝕刻WL之間的WL材料並移除光阻(圖43示出布局視圖且圖44示出光阻移除之後的沿著44-44線之橫截面視圖)。若採用FG快閃單元，則需要額外蝕刻製程以沿著位元線切割單元之間的FG多晶Si。可按與WL之自對準方式藉由恰當地選擇VSTB閘極介電質頂部且在控制閘極下方之薄的蝕刻擋止層以進行FG切割。製程109P： 沈積LP-CVD或HDP-CVD SiO2層以在WL之間形成隔離970，隨後進行CMP直至WL之頂部為止。製程110P：將PECVD Si3N4沈積為保護介電質層370。在所描述之整合流程中，將介電質層970沈積於多晶Si或金屬導體頂部及在多晶Si或金屬導體之間。在後一情况下，此方案具有多晶Si串生長由用於SiO2沈積之來自攜載Si之前驅物的金屬催化之潜在問題。為了减輕或消除此問題，可在金屬上沈積非常薄的SiN黏著層，隨後沈積SiO2。此SiN層亦可保護金屬以防在SiO2沈積期間氧化及電阻率增大。薄的金屬氮化物障壁層亦可在SiO2沈積之前沈積於金屬閘極頂部。需要時，可採用「閘極隔離形成方案」，其中可用層間介電質覆蓋虛擬氧化物850且接著兩層皆藉由開放孔以用於形成閘極金屬且開放層間之溝渠以用於形成WL作為金屬-0互連件而藉由光微影步驟移除。接著，沈積金屬閘極堆疊，隨後進行CMP步驟以使表面平面化，此為一種雙鑲嵌製程。最後之製程整合流程相對於第一個可能更昂貴，從而提供非常類似之單元密度。
圖45中示意性地示出位元線源極/汲極(SD)形成製程步驟。製程111P：光微影步驟以開放與字元線(WL)對準之SD孔，隨後各向異性地蝕刻層370、970及304，並移除光阻。藉由沈積及各向異性地蝕刻隔離層而將間隔件116留在孔壁上而在SD孔與WL之間形成隔離間隔件116，WL例如由如LPCVD SiCN之較低k介電質製成。必須最佳化間隔件之厚度以减小寄生電容且提供與 tVSTB 120之低電阻電接觸。清楚地看見SD與WL 912之間的間隔件116隔離以判定寄生電容，如圖45中之製程步驟111P所示。製程112P：各向異性地蝕刻TDL 360直至層950頂部以開放多晶Si VSTB垂直表面為止。113P：沈積高n+摻雜之多晶Si，隨後對多晶Si層進行CMP步驟，繼續將CMP步驟用於層370直至多晶Si WL 912頂部為止，隨後為快閃RTA以將摻雜物驅入至多晶Si VSTB 120中以形成SD。114P：沈積TEOS SiO2以形成保護隔離層951。圖46中說明了在間隔件隔離116剛形成之後沿著線46-46穿過圖45中之製程步驟111P中所示的具有多晶Si VSTB之可堆疊快閃陣列階層之SD與SD接點的橫截面視圖。
需要時，替代於製造製成為複數個此等tVSTB-FEMT之堆疊的可堆疊反及快閃階層，可使用如圖40所示的tVSTB-FET將此結構製造為獨立的MOSFET或/及MOSFEMT，tVSTB-FET由嵌入至TDL 360中之多晶Si tVSTB 120製成，使形成於TDL 360中之源極及汲極與tVSTB帽115緊緊地2D自對準以提供與tVSTB 120之電接觸。此等裝置可用於製造在彼此頂部之複數個階層中的反或快閃陣列、SRAM陣列或此等類型之記憶體的可堆疊陣列，或例如單一TDL中之eDRAM陣列，將該等陣列置放於在c-Si基板或先前ICL中製成之任何功能IC頂部。
上文所描述之複數個隔離階層並不垂直對準，此引起穿過階層之通孔對準及花費額外區域用於對準裕度 之問題。發明了使用單閘極VSTB-FEMT單元之垂直整合之自對準多階層反及快閃陣列，每一水平位元線(BL)具有兩個VSTB 120條帶以作為由半導體層(如多晶Si)形成之階層中的水平BL，使垂直字元線(WL)860經由頂部階層上方之通孔/接點955連接至周邊IC，且圖47中說明了其橫截面視圖。在此特定實施例中，將快閃多階層堆疊置放於由數字001標記的使用晶體基板形成之某一IC頂部，且將其藉由介電質層954與IC 001分隔。多階層堆疊包括底部隔離層954及TDL 360與層間隔離層950之重複堆疊，其使BL之水平VSTB條帶120在一側附接至TDL 360壁且在相對側附接至記憶體堆疊705，且藉由VSTB頂側及底側之階層間隔離層950而隔離。垂直WL 860形成於記憶體堆疊705之頂部且WL對於特定溝渠中之所有BL為共同的，特定溝渠用閘極電極材料或閘極電極材料堆疊860填充。閘極電極應具有某一功函數以最佳化程式化/抹除/干擾裕度，其取决於記憶體堆疊之效能。若程式化操作提供足够大之Vth位移，其通常與抹除操作之低Vth位移相關，則低功函數閘極電極為較佳的，且反之亦然。重要地，應注意基於SONOS及基於FG之記憶體堆疊之厚度為大約20nm(實際上在16nm至24nm之範圍內)，且歸因於10年之保留要求幾乎為縮小之盡頭。具有此厚的閘極介電質記憶體堆疊導致在程式化/抹除/干擾操作條件下跨域閘極記憶體堆疊之非均勻電場分佈的强2D效應，此係因為VSTB高度、VSTB-FEMT單元通道長度 及記憶體堆疊厚度具有可比大小。跨越閘極記憶體堆疊之此非均勻電場分佈導致非均勻捕捉電荷分佈，從而提供一些洩漏路徑，其中Vth位移與通道之主要部分中的不同。另一效應為歸因於雙閘極FEMT(見先前技術之圖13及本文中的論述)之變化之水平BL主體厚度的在BL中之自底部至頂部之Vth位移分佈使其非常難以找到整個垂直字元線之最佳讀取電壓。此等效應已變成縮放限制因子且必須解决。在所提議之發明中，以非常全面之方式减輕或解决了此等效應。藉由將記憶體及閘極電極堆疊置放至隔離層954中更深適當距離而减輕了最底部階層中的2D效應，該適當距離由圖47中之「c」指示為短虛線之間的距離，其為總記憶體堆疊厚度之大約30%的部分。在所發明之裝置中减小了歸因於BL主體厚度變化之垂直Vth位移分佈，此歸因於在將形成VSTB BL之處形成凹壁時藉由使用TDL 360之各向同性側向蝕刻處理VSTB BL之特徵。藉由選擇階層間隔離層950厚度之適當最佳厚度以與記憶體堆疊厚度大致相同或比記憶體堆疊厚度小30%而减輕所有其他階層中之2D效應。VSTB-FEMT單元之關鍵特徵為其為具有超薄垂直體(VSTB)BL之單閘極裝置，此與屬於具有相當厚之BL主體之雙閘極或閘極環繞式架構的所有已知3D快閃單元相反。此等兩個關鍵特徵提供快閃單元所需之小得多之區域、在程式化/抹除之後的較均勻之Vth分佈，及較好保留時間分佈。取决於基本製造模組，如光微影對準、蝕刻不同材料之多層堆疊之各向異性及選 擇性的效能，當大量生產中之傾斜循環允許實現製造之更大精度時，具有可接受產量之切實可行之階層的數目可自2或4至8或16或甚至更多中選擇。
圖48至圖54中說明了使用單閘極VSTB-FEMT單元製造垂直整合之自對準多階層反及快閃陣列的主要關鍵步驟。可使用控制閘極電極首先形成及閘極隔離首先形成方案。下文詳細地解釋控制閘極電極首先形成之整合方案。總的整合方案如下。(i)製程120P，圖48：依次按層360及950之沈積步驟序列在底部隔離層954之頂部形成總堆疊，隔離層954可以與層950相同之材料製成；(ii)製程121P，圖49：光微影步驟以開放長的位元線(BL)溝渠條帶，隨後藉由對不同材料之切換的選擇性各向異性地蝕刻總堆疊，從而繼續層954中之淺溝渠的時間控制蝕刻；(iii)製程122P，圖50：選擇性地各向同性地側向地蝕刻層360；(iv)製程123P，圖51：藉由如間隔件形成製程中之回蝕沈積多晶Si層，所沈積之多晶Si(或非晶Si，作為「a-Si」)層之厚度及退火之熱預算為最佳化之對象以實現與VSTB-FEMT單元通道長度可比之儘可能大的多晶Si晶粒大小；(v)製程124P，圖52：沈積記憶體堆疊。如何沈積SONOS類型之堆疊為明顯的，但在FG單元之情况下，步驟序列包括：首先藉由熱氧化或高品質a-SiO2沈積或藉由首先經由熱氧化形成薄界面氧化物隨後使用例如HTO製程(高溫氧化物)進行高品質氧化物沈積而自a-SiO2形成閘極介電質，接著沈積無需形成晶粒大小 之薄的多晶Si或a-Si且如間隔件形成製程中對其進行回蝕，隨後藉由基本上高品質a-SiO2沈積而形成閘極間介電質；(vi)製程125P，圖53：閘極電極形成步驟，沈積適當地重摻雜之多晶Si層以提供最佳功函數隨後進行CMP。圖54中之布局視圖示出相對於字元線(WL)位置之BL位置。垂直WL經由通孔955來到表面且藉由使用金屬互連件能力而相應地組態互連以用於尋址WL之周邊。若採用「閘極隔離首先形成」方案，則將薄的保護層沈積於閘極間隔離層頂部，閘極間隔離層由例如Al2O3製成以在蝕刻閘極溝渠及形成金屬閘極電極層時提供蝕刻擋止層。
圖55(a)及圖55(b)中之橫截面視圖中示出「閘極電極最後形成」(a)與「閘極隔離最後形成」(b)整合方案之主要差異。圖55(a)中說明了單元之間的隔離區域中之沿著位元線(BL)的2D電場分佈，其中電場藉由外緣效應在VSTB-BL中誘發反轉層。該效應大體上能够在單元之間產生足够低之寄生電阻，使得BL穩健地起作用。然而，若光微影能力不允許將單元間距離製成為小得足以用於此穩健操作，則形成虛擬源極/汲極130為必要的，其可藉由單元之間的VSTB區域之局部n型摻雜而進行。此可藉由使用「閘極隔離最後形成」方案而進行，其中在填充閘極材料及使結構平面化之後，需要形成閘極間電極隔離。為了進行此操作，應用光微影步驟且開放與字元線平行之溝渠並自閘極間區域蝕刻掉閘極電極材料，繼續藉由 VSTB壁處之蝕刻擋止件蝕刻掉記憶體堆疊。接著沈積由P濃度在0.1%至3%之範圍內的PSG製成之介電質層，隨後進行RTA以將P從玻璃驅入至VSTB中且形成虛擬源極/汲極130。在此結構中，不管單元之間的沿著BL之距離是多少，保證沿著BL之寄生電容非常小。
使垂直字元線(WL)連接至形成於基板階層001中之周邊尋址及切換IC可為有益的。圖56至58中之橫截面視圖示出了針對此架構之特定發明。所發明之裝置結構與上文參考圖47論述之結構非常類似。圖57製程126P中示出了與至最底部階層001之互連之形成相關的製程流程特徵。在簡化方式，記憶體堆疊形成製程類似於「間隔件形成製程」，其使記憶體堆疊在沈積之後經回蝕，使得溝渠之底部區域在層954之大約中間處的溝渠底部開放，繼續將溝渠向下蝕刻至001階層之頂部，其中預先形成一些互連以進行WL尋址並連接至高電壓源極(生成器)。接著如圖58製程127P所示，沈積控制閘極電極導電材料，且隨後進行CMP以使結構平面化。作為最後步驟，在頂部形成保護層957(圖58中未示出)，見圖56。熟習此項技術之專家可想到許多其他形成此等裝置之方式，其不可構成發明之特徵集合。
III. 垂直閘極CMOS IS半導體裝置及其製造方法
在以下描述中，將使用熟習此項技術者通常採用之術語描述說明性實施方案的各種態樣以向其他熟習此 項技術者傳達其工作實質。然而，對於熟習此項技術者而言將顯而易見，可在所描述的態樣中之僅一些的情况下實踐本發明。出於解釋之目的，闡述特定數字、材料及組態以便提供對說明性實施方案的詳盡理解。然而，對於熟習此項技術者而言將顯而易見，可在無具體細節的情况下實踐本發明。在其他情况下，省略或簡化了熟知的特徵，以便不會混淆說明性實施方案。
本發明為新穎裝置集合及其製造方法，諸如由具有垂直閘極之MOS-PD(VG-MOS-PD)製成之CMOS IS，VG-MOS-PD與像素切換電路(PSC)電晶體(標記為Tx、Rx、Dx及Sx)互補，CMOS IS製造為標準的平面MOSFET或VSTB-FET；及由VG-MOS-PD及垂直閘極電荷耦合裝置(VG-CCD)結構製成以用於電荷轉移之CMOS IS。在以下描述中，闡述眾多特定細節以便提供對發明的詳盡理解。在其他情况下，未特別詳細地描述熟知之半導體製程及製造技術，以便不會不必要地混淆本發明。
圖59中說明了根據本發明之較佳實施例的用於具有垂直閘極MOS-PD及垂直閘極CCD之CMOS IS的基於閘極之裝置之基本建構結構(BBS-GBD)的實例。BBS-GBD包括半導體基板200，及半導體條450，其為基板之一部分且在頂部具有保護介電質帽451及VSTB帽101且由STI 300環繞，STI 300在頂部具有STI介電質帽301且在底部連接至半導體基板200，且VSTB帽101置放於STI帽301與保護帽451之間。保護帽451及301可由對 保護帽101及彼此具有高蝕刻選擇性之不同介電質材料製成。需要時且對於某些製程整合流程可能的話，保護帽451及301可由相同的介電質材料製成。
製造BBS-GBD之方法如下：(i)在半導體基板上沈積標準的STI硬式罩幕層；(ii)藉由光微影步驟圖案化STI硬式罩幕；(iii)各向異性地蝕刻STI硬式罩幕層及移除光阻；(iv)在標準間隔件製程中在STI硬式罩幕邊緣壁上形成VSTB帽101；(vi)製造STI 300；(iv)使STI凹入；(vii)用STI帽301介電質填充凹口及進行CMP；(viii)移除STI硬式罩幕；(ix)用保護帽451介電質填充凹口及進行CMP。需要時，STI硬式罩幕可用作保護帽451且可省略步驟(viii)及(ix)。
本發明為具有垂直閘極之垂直閘極MOS二極體(VG-MOS二極體)裝置，其與典型的熟知之水平閘極MOS二極體相反。圖60中說明了根據本發明之較佳實施例的垂直閘極VG-MOS二極體結構之橫截面視圖。VG-MOS二極體包括：半導體基板200，其具有半導體條450，在頂部具有條保護帽451；STI層300，其具有帽301；閘極電極087，其由重摻雜之多晶Si或金屬層(或金屬層堆疊)製成，從而提供最佳功函數，在頂部具有閘極保護帽098，附接至STI 300且由閘極介電質086沿著條450及基板200側環繞；及閘極介電質086，其形成於閘極電極087與半導體條450之間。
使用如上文所描述的預先製造之BBS-GBD來 製造VG-MOS二極體之方法如下：(i)移除圖59中所示之BBS-GB之VSTB帽101；(ii)使用保護帽301及451作為硬式罩幕選擇性地各向異性地蝕刻c-Si條以形成窄溝渠；(iii)熱氧化c-Si以形成閘極介電質086；(iv)沈積重p摻雜或n摻雜之多晶Si，隨後進行CMP直至到達保護帽之頂部為止以在溝渠中形成薄閘極087，使較佳之p型摻雜用於成像應用；(v)使多晶Si凹入；(vi)用介電質098填充凹口，隨後進行CMP直至到達保護帽301及451之頂部為止；(vii)沈積層間介電質102或介電質堆疊102+103。若形成單一接點，則此閘極結構具有相當高之電阻，且若電阻可接受則可使用此閘極結構。熟習此項技術者可使用垂直閘極MOS二極體與目標之接觸製造的許多方法以减小總電阻，例如藉由使用許多閘極接點，使用條帶架構等等。
CMOS IS以許多已知組態設計，其可分成兩個部分：光敏裝置(PSD)及像素切換電路(PSC)。PSD通常由光電二極體(PD)製成，光電二極體由p基板中之埋藏的n摻雜層組成，其中PD之一側到達存取電晶體閘極下方且為平面存取MOSFET之閘極(標記為Tx)，使得當Tx接通時，可實現兩個功能：PD預充電或PD積聚電荷讀取。PSC由一些MOSFET製成且在此特定實例中，PSC由4個MOSFET製成：Tx(PD平面存取MOSFET)、Dx(源極隨耦器)、Sx(選擇MOSFET)及Rx(預充電MOSFET)及平面浮動二極體(FD)。但存在具有少於或多於此數目之MOSFET的 已知PSC。本發明並非關於PSC組態，而是關於用VSTB-FET替換標準平面MOSFET，VSTB-FET對影像感測器像素提供高得多的效能。熟知事實為，MOSFET之雜訊取决於通道摻雜而主要由閘極及側向電場下方之界面陷阱密度(Dit)判定。Dit取决於製程整合特徵及閘極-通道界面品質。當CMOS IS縮小時通道摻雜在平面MOSFET中上升，此遵循所謂的丹納德縮放定律：通道愈短，通道摻雜愈高。較高通道摻雜導致較高通道側向電場，從而導致較高洩漏及雜訊。較高通道摻雜歸因於與Vth變化相關之隨機摻雜擾動(RDF)，及與RDF現象相關的較高通道電場擾動及較高1/f雜訊可變性而導致另一負面效應。因此，Vth可變性及雜訊變成藉由縮放獲得較好IS效能之限制者。VSTB-FET具有一關鍵特徵，即具有非摻雜通道，此使其成為用於類比電路應用且詳言之用於PSC之理想裝置，從而提供低Vth可變性及低雜訊。較少雜訊提供像素信號之增大的動態範圍。為了利用VSTB-FET類比效能，可按針對PSC、針對ADC及周邊IC使用VSTB-FET之簡單方式設計CMOS IS，但作為特定實施例保留平面PD設計。
圖61中說明了基於VSTB-FET之CMOS IS像素之發明例示性實施例的布局視圖，基於VSTB-FET之CMOS IS具有兩個單獨的Tx存取電晶體(其為圓形VSTB-FET(其中一者由虛線矩形A1標記))及平面PD 089及平面FD 083，基於VSTB-FET之CMOS IS包括像素之所有關 鍵元件：兩個平面PD 089；兩個圓形VSTB-FET Tx，其中之每一者具有源極500且兩者皆具有連接至FD 083之共同汲極600；三個VSTB-FET即Sx、Dx及Rx，其亦製造為圓形VSTB-FET。未詳細示出製造於金屬2層次中之互連件Vtx1、Vtx2及VRx及在與金屬2互連件組正交之方向上製造於金屬1層次中之互連件VSx、Vdd及V輸出，其向像素提供電壓脈衝。
圖62中說明了所勾畫區域A1中之圓形VSTB-FET Tx的詳細布局視圖。VSTB-FET具有關鍵功能層：VSTB 100、閘極介電質700、金屬閘極功函數堆疊703+704、金屬閘極電極800、汲極600及具有STI帽301之STI隔離300。當Tx接通時，通道電流可經過兩個路徑，即由具有箭頭之曲線標記的頂部通道及底部通道。需要時，可藉由使用「切割」罩幕以在閘極溝渠形成期間移除VSTB硬式罩幕且蝕刻掉VSTB 100而移除一個VSTB通道，且使用僅頂部或僅底部通道，此稍稍簡化電晶體設計並减小VSTB-FET面積。此方法亦可適用於像素之其他VSTB-FET。熟習此項技術之專家可為PSC設計複數個VSTB-FET結構版本。作為實例，圖63中說明了具有Tx電晶體之基於隔離溝渠902之隔離的製造於單閘極區域中之兩個VSTB-FET Tx的布局視圖。需要時，Tx1及Tx2電晶體之源極500可用適度摻雜至重摻雜之磊晶c-Si填充，其可不同於汲極600摻雜水平，以减少接面洩漏，從而導致PD暗電流减小。圖61、圖62及圖63中示意性地 示出通孔350之置放及大小的實例。
本發明之實施例的另一集合可藉由使用VG-MOS-PD替代於基於平面n-p接面之PD而進行。存在藉由VG-MOS-PD設計CMOS IS之若干方式，諸如：(i)CMOS IS具有藉由用於PSC之平面MOSFET設計之VG-MOS-PD，如圖64所示；(ii)CMOS IS具有藉由用於PSC之VSTB-FET設計之VG-MOS-PD，如圖67所示；(iii)CMOS IS具有藉由用於PSC之VSTB-FET設計之VG-MOS-PD，藉由CCD技術藉由將Tx電晶體製造為與VG-MOS-PD通道非常接近之VG-MOS二極體而使VG-MOS-PD通道與FD之間具有電連接，如圖68所說明。
如先前技術章節中所概括之平面PD具有顯著效能缺點，其具有低的總PD電容，此限制CMOS IS之最大整合電荷及動態範圍。專利中存在如何增大光電二極體電容之許多想法，如以較複雜之製程整合為代價而製造複數個n摻雜區域之垂直堆疊，從而構成共同之n摻雜PD。可視為MOS二極體之MOS結構固有地示出每單位面積之高得多的電容，此歸因於使用薄的介電質隔離以替代於由PD n-p接面之在兩側的低摻雜層產生的厚SCR。若閘極下方之SCR由短電壓脈衝產生且光照射SCR，則MOS二極體可在MOS-PD模式下工作。不幸地，MOS二極體在此情况下為MOS-PD，在使用任何平面技術時具有缺點，因為MOS-PD之導電閘極顯著吸收光，從而降低低光强度側之靈敏度。對於MOS-PD使用背側照射之解决方 案有助於改良動態範圍，但使其自己的製程整合複雜，且藍光在c-Si中穿透不够深而無法到達MOS-PD，此導致所生成電荷歸因於電荷擴散機制而部分地鬆散。
本發明中建議了將PD製造為具有沿著PD區域周邊埋藏之垂直閘極之垂直MOS二極體的想法且將該PD稱作VG-MOS-PD。圖64中說明了具有由平面MOSFET及光敏裝置(為VG-MOS-PD)製成之PSC之CMOS IS像素實施例的布局視圖，其中部分地移除電晶體Tx2閘極之右手側閘極部分以說明VG-MOS-PD之SCR通道將如何連接至電晶體通道。此處亦未示出圖60中所示的所有帽層及層間介電質堆疊。VG-MOS-PD包括垂直閘極電極087、閘極介電質086及能隙工程PD半導體主體450，其在需要時具有內建之光吸收增强器，光吸收增强器例如由嵌入至c-Si基板中之SiGe層製成以增大紅光吸收效率，其中閘極介電質及閘極電極製造於STI 300與PD半導體主體450之間。由c-SiGe製成之光吸收增强器的厚度取决於Ge濃度且對於自10%至50%之c-SiGe濃度之典型範圍，厚度可在100nm至10nm之範圍中且作為埋藏磊晶層置放為嵌入至半導體主體中深100nm至500nm之範圍處，其不影響綠光及藍光吸收但顯著增强紅光吸收效率並减小其在基板中之穿透深度，因而經由基板减少像素之間的紅色耦合。由SiGe層形成步驟產生之一些不可避免的擴大缺陷對在PD半導體主體之深度中生成的暗電流具有極小影響，但其可有助於電洞-電子對在PD之 深度重新結合且亦减輕紅光耦合效應。為了提供VG-MOS-PD之正確功能，增加額外互連線VGPD，其中經由接點350將至VG-MOS-PD之閘極電壓供應至垂直閘極。可藉由如下將製程整合分組為3個模組來概述製程製造特徵。在垂直及水平布局方向上未相應地示出所有金屬1及金屬2互連(Vdd、VSx等等)，因為此並非本發明之一部分且熟習此項技術之專家可針對特定產品適當地對其進行設計。
第一模組是BBS-GBD結構形成製程，其具有旨在實現在5nm至100nm之範圍內之最佳帽101寬度(見圖59)的此等模組製程參數。模組由以下步驟組成：(i)沈積STI硬式罩幕堆疊，其由例如熱氧化物襯墊(SiO2)及LP-CVD SiN層製成，隨後進行光微影步驟以開放STI區域300，隨後蝕刻STI硬式罩幕堆疊；(ii)沈積VSTB硬式罩幕介電質材料，例如非晶Al2O3及其類似者，其相對於STI硬式罩幕材料堆疊及c-Si或多晶Si具有良好的蝕刻選擇性；(iii)利用「間隔件製程」各向異性地及選擇性地移除VSTB硬式罩幕材料，隨後在STI硬式罩幕邊緣形成VSTB硬式罩幕，其稍後在製程整合中亦變成VSTB帽；(iv)以在50nm至1000nm之範圍內的深度各向異性地蝕刻STI開口中之c-Si；(v)藉由STI c-Si壁之熱氧化進行STI襯裏製造，隨後用a-SiO2，諸如HDP氧化物填充STI溝渠，隨後藉由CMP進行表面之平面化直至到達STI硬式罩幕之SiN層頂部為止；(vi)需要時，選擇性地蝕刻 HDP SiO2以用於在STI區域中形成凹口，隨後沈積STI保護帽301材料，例如PECVD SiN或SiCON及其類似者，其相對於c-Si及帽101材料具有良好的蝕刻選擇性，隨後藉由CMP進行平面化步驟直至到達STI硬式罩幕之SiN層頂部為止；(vii)移除STI硬式罩幕；(viii)用保護帽451介電質填充凹口及進行CMP。具有具備三種不同帽之基本結構允許使用自對準製造方法以用於形成VSTB-FET之VG-MOS-PD閘極以及SD。最佳整合方案為對於製造VG-MOS-PD(見圖60)及針對像素及周邊VSTB-FET製作相同大小之VSTB帽101，為大約5nm至15nm。若在10至50之範圍內的閘極溝渠087縱橫比歸因於蝕刻製程效能而藉由特定製程能力不可實現，則需要製作較寬溝渠，此需要用於MOS-PD之較寬帽101寬度與VSTB-FET帽。在此情形下，用於VG-MOS-PD及用於VSTB-FET之帽101由不同大小形成，且必須藉由應用額外光微影步驟單獨形成。一方面，製作不同帽101寬度之最簡單方式為以最大大小形成帽，且接著藉由在必須具有較小寬度之位置藉由應用光微影步驟開放彼等位置以進行蝕刻來修整間隔件寬度。以此方式，可形成一些不同的間隔件101寬度。另一方式為形成最寬間隔件之層壓(由例如Al2O3、TaxSiO2、SiN或/及再次Al2O3及其類似者多層地組成)結構，且接著藉由應用光微影步驟以打開適當位置且蝕刻最頂層以具有較小間隔件寬度，隨後藉由應用第二光微影步驟及蝕刻第二頂層以形成間隔件之第三寬度 等等以按需要製作許多間隔件寬度。VG-MOS-PD效能改良之另一態樣與藉由用於條帽451之介電質形成的最佳固定電荷有關。非常熟知之事實為，如SiN之介電質通常具有正固定電荷，而如Al2O3之介電質通常具有負固定電荷。為了减少PD暗電流，在帽層451中具有淨負電荷為有益的，因為負電荷在一方向上拉動表面電位從而藉由界面陷阱(藉由Dit)减少暗電流生成，且用脈衝激發藉由照明生成之電子，並减少彼等電子與亦藉由照明生成之過量電洞的表面重組，因而降低PD之量子效率。使用具有正固定電荷之介電質僅可减少生成，但不减少重組。减少暗電流生成之另一方法為使用屏蔽層作為帽451正下方之低摻雜條之近界面區(10nm至100nm)的薄的較高p型摻雜層(直至1e18cm-3)。可藉由硼之低能量離子植入，隨後在帽451形成之前退火或藉由自固態利用較可控之摻雜方式提供摻雜。因此，三層帽451結構較有益，其使帽層由首先沈積之BSG、沈積之Al2O3製成，用沈積於頂部之SiN層覆蓋。每一層具有其獨特設計：BSG用於將硼驅入至半導體條頂部子表面區中之屏蔽層中，Al2O3用於帶來負電荷以補償來自SiN之有害的正電荷效應，且SiN作為帽具有相對於其他帽301及101之選擇性蝕刻能力(在再次例如由Al2O3形成之VG-MOS-PD結構中變成帽098)。
第二模組為用於VG-MOS-PD之垂直閘極形成製程，其由類似於形成圖60中說明之結構之步驟的以下步驟組成：(i)光微影步驟以開放僅PD區域周圍之VSTB 帽層；(ii)藉由VSTB 101帽相對於STI保護帽301及半導體條帽451之選擇性蝕刻將VSTB 101帽移除；(iii)藉由各向異性地蝕刻VSTB帽101所位於之c-Si而形成VSTB溝渠087；(iv)藉由溝渠中之c-Si壁的熱氧化或藉由將任何高品質介電質如HfO2及其類似者之熱氧化及沈積組合而沿著VG-MOS-PD周邊在溝渠中形成任何合適的閘極介電質堆疊而形成VG-MOS-PD閘極介電質；(v)沈積具有某一儘可能高之功函數的高度導電閘極電極材料，例如，如最簡單之特定實施例中的重p+摻雜之多晶Si；(vi)藉由CMP使閘極電極平面化至帽表面；(vii)以在頂表面水平面下方3nm至30nm之範圍中的深度對閘極電極進行凹入蝕刻；(viii)沈積介電質以用VG-MOS-PD閘極電極介電質保護帽098材料(例如，Al2O3、HDP SiO2或SiON及其類似者)填充凹口，隨後藉由CMP進行平面化步驟直至到達頂部帽表面水平面為止。需要較高功函數閘極電極材料，例如，如p+摻雜之多晶Si，以提供內建VG-MOS-PD耗盡層，其為光敏SCR。高功函數閘極材料帶來具有較小VG-MOS-PD閘極操作電壓之益處。亦需要PD區域中之儘可能小的摻雜濃度。
第三模組包括製造平面PSC MOSFET之製程步驟。將Tx通道連接至VG-MOS-PD SCR至關重要。為了使VG-MOS-PD界面通道電連接至Tx通道，如圖65中示意性地所說明而使用MOS-PD上方之重疊的Tx閘極，其橫截面視圖在圖66中。允許Tx閘極與MOS-PD區域之重 疊在不對準裕度內相當顯著，且為工程最佳化之對象。模組為用於像素及周邊中之平面MOSFET製造的典型模組。模組由以下步驟組成：(i)藉由對STI HDP及VSTB帽層之通常輕微凹口進行典型濕式蝕刻而首先移除SiN及接著為襯墊SiO2之STI硬式罩幕層；(ii)進行光微影步驟以開放Tx電晶體之PSC有效區域、FD及Dx、Rx及Sx有效區域，隨後進行p型離子植入以形成層077以用於調整PSC MOSFET之Vth，對於閘極下方之Tx電晶體具有不對準裕度；(iii)進行光微影步驟以開放VG-MOS-PD區域，隨後p型離子植入至c-Si基板頂部以形成另一屏蔽層078，需要時對於在閘極下方之PD具有不對準裕度，以减少界面缺陷(Dit)對來自頂部PD區域表面之暗電流的促成，隨後為RTA(可選的)或/及執行熱氧化以將摻雜層退火及藉由熱氧化製造閘極介電質；(iv)沈積多晶Si閘極材料或適合用於閘極之任何其他導電材料；(v)藉由將除了MOSFET之閘極085之外的多晶Si蝕刻掉而進行光微影步驟以形成多晶Si閘極；(vi)進行光微影步驟以開放像素陣列區域及周邊中之n通道MOSFET，隨後為n型LDD摻雜離子植入層092，注意Tx電晶體僅在源極電極092處具有LDD，其被指派至PD側，與PD邊緣具有儘可能接近之不對準裕度；(vii)形成閘極間隔件550，隨後進行光微影步驟以開放像素陣列區域及周邊中之n通道MOSFET，且隨後藉由離子植入進行源極及汲極區域084之重n型摻雜，隨後進行RTA。Tx電晶體之汲極電極084 製成為具有用於製造FD 083之共同罩幕以及用於所有其他n型PSC MOSFET之源極-汲極層084。藉由層間介電質(ILD)及介電質蝕刻擋止層(ESL)進行的具有圖66所示之突起之結構的標準覆蓋繼之以平面化步驟為平面技術之標準程序。像素區域中之接點製作製程為平面MOSFET接點製程之典型製程，為了清楚起見此處未論述平面MOSFET接點製程且圖65中未示出接點。圖65及圖66中指示所有關鍵層：VG-MOS-PD閘極介電質086、VG-MOS-PD閘極087、垂直閘極098頂部之隔離帽、Tx閘極介電質152；Tx多晶Si閘極085、低摻雜(如LDD n型)Tx源極092、Tx間隔件550及Tx汲極084。需要時，可基於半導體裝置物理學證明可在製造時藉由使n型LDD離子植入光微影罩幕邊緣在閘極085長度之中途而跳過LDD摻雜層092，只要帽層098厚度對於使Tx閘極電壓穿透至VG-MOS-PD反轉層剛好為最佳的，VG-MOS-PD反轉層應藉由减少可由VG-MOS-PD裝置收集之最小初始電荷而增强動態範圍。應注意，VSTB帽亦沿著FD及Sx、Dx及Rx MOSFET之共同有效區域的STI周邊自動形成，為了使圖式較清楚，圖64中未示出VSTB帽。需要時，此VSTB帽可保留於該處，因為其僅為c-Si有效區域之一部分，或需要時，其可藉由使用切割罩幕以移除不需要VSTB帽處之VSTB硬式罩幕來移除。到VG-MOS-PD之光照明在圖65及圖66中由閃電符號標記。
發明了使所有PSC MOSFET(Tx1、Tx2、Dx、Sx 及Rx)使用VSTB-FET、VG-MOS-PD 088及平面FD 083而製造之CMOS IS像素實施例，且圖67中說明了其布局視圖，其中兩個VSTB-FET之Tx製造於單閘極區域中且藉由隔離溝渠902彼此隔離。藉由使用源極結構500而形成VG-MOS-PD與Tx通道之間的電互連，源極結構500用適度摻雜至高度摻雜之磊晶生長的c-Si或如在VSTB-FET源極/汲極製程中源極孔中之沈積的多晶Si填充，而可能不使用由金屬氮化物或金屬矽化物及純金屬如鎢(W)製成之一些額外金屬導體層。此電互連與VG-MOS-PD之垂直通道反轉層具有良好的電連接。需要時，源極/汲極結構600具有與VSTB及一些金屬層接觸之高度摻雜之多晶Si或高度摻雜之磊晶c-Si層。為了减少RDF相關之Vth可變性及不匹配以及為了减少雜訊，使用VSTB-FET，其按定義具有低摻雜或非摻雜通道。可預見自所示主要結構設計之複數個實施例種選擇在不同的可設想之CMOS IS結構之實驗工程優化完成之後具有最佳效能的。需要時，可將FD 083形成為基於如上文在圖60中所描述之BBS-GBD一般結構的VG-MOS二極體結構，或基於無閘極層之BBS-GBD結構之FD，其將為基於BBS二極體之裝置(DBD)，其可易於設計及整合至製程整合流程之複數個版本中。
在發明實施例中，利用電荷轉移之CCD機制以將電荷自VG-MOS-PD反轉層轉移至CMOS IS之平面FD。熟知之事實為，CCD在光生電荷之保留及轉移期間 提供自高電阻至低電阻互連之幾乎完美的切換。CCD僅僅為緊密置放之MOS電容器鏈，其具有與閘極介電質厚度可比之閘極間距離。在發明實施例中，兩相CCD結構包括作為電荷收集裝置之VG-MOS-PD及與基於CCD之電荷轉移裝置非常接近之Tx垂直閘極MOSFET，兩個裝置在兩個垂直CCD之間的基板中沒有任何摻雜接面的情况下形成。圖68中說明了使VG-MOS-PD及Tx MOSFET在垂直閘極CCD(VG-CCD)模式下操作之CMOS IS像素實施例之光敏部分的布局視圖。VG-CCD在CMOS IS像素中之使用迄今為止並不已知且在此處首次經發明。經由垂直閘極099連接至Tx閘極電壓之替代於Tx電晶體操作的兩個Tx VG-CCD結構將整合電荷自VG-MOS-PD轉移至平面浮動二極體083。此結構之關鍵特徵為判定電荷轉移效率之閘極間垂直隔離厚度096，及用於垂直閘極之製造方法。層096為CCD閘極間隔離，其以與平面CCD鏈中之CCD閘極間隔離類似的方式但在垂直方向上而非水平(平面)方向上製作。
製程整合流程之特徵為製造層086、087、096、099之以下主要製程整合步驟：(i)形成BBS-GBD預製造結構，如圖59所示及上文所描述；(ii)進行光微影步驟以開放PD周圍之VSTB帽101、自PD至FD 083之鰭(通道路徑)097及FD 083之連接至鰭097的一部分；(iii)蝕刻掉VSTB帽101及移除光阻；(iv)各向異性地選擇性地蝕刻c-Si以在3個半導體裝置之間形成深閘極溝渠，3 個半導體裝置諸如c-Si PD條區域450、Tx鰭097及FD單側壁083及由STI區域300製成之隔離層(由STI保護帽301覆蓋)；(v)藉由例如c-Si溝渠壁之熱氧化或/及藉由閘極介電質堆疊沈積製程形成閘極介電質086；(vi)沈積重度適當摻雜之多晶Si 087，隨後進行CMP；(vii)進行光微影步驟以開放垂直閘極電晶體Tx之充當CCD的區域及蝕刻掉多晶Si，隨後移除光阻；(vii)清潔由多晶Si蝕刻損壞之閘極氧化物；(ix)c-Si及多晶Si 087之熱氧化或/及閘極介電質堆疊沈積以形成閘極介電質086及閘極間隔離層096；(x)沈積重度適當摻雜之多晶Si層099以形成CCD閘極099，隨後進行CMP；(xi)使087及099區域中之多晶Si凹入；(xii)將帽098隔離材料沈積於閘極087及099頂部，隨後進行CMP。可以針對圖61、圖62、圖63、圖64及圖67中說明之結構所描述之相同的方式將PSC之所有其他製造為平面MOSFET或VSTB-FET。使用適當的VSTB-FET源極/汲極電極形成製程進行與閘極087及099之接點351。
需要時，可用厚的SOI基板替換半導體塊狀基板，厚的SOI基板可提供减少顏色污染效應以及經由圖69中說明之基板隔離進行的ADC解耦增强之一些額外益處。為了實現此等益處，厚的SOI層中之STI向下深入地形成，但不觸碰BOX，但觸碰適度摻雜至高摻雜之薄的底部SOI子層210之頂部，SOI子層210提供與地面之電連接且不允許電位之外的PD浮動。因此，可以稍微複雜 之製程整合流程為代價製造產品之SOI版本而不改變產品罩幕集合。非常薄的高度導電層210亦有助於减少在BOX-SOI界面處之寄生洩漏(暗)電流生成，BOX-SOI界面通常具有高界面陷阱密度(Dit)，且有助於移除由光生成並在VG-MOS-PD SCR之底部收集的電洞。需要時，可在烘烤BOX載體晶圓及SOI載體晶圓時之高溫退火期間藉由在BOX頂部執行之摻雜物驅入製程自厚度在5nm至10nm之範圍內的硼矽玻璃(BSG)薄層206驅入至SOI底層中而形成在SOI厚層底部的具有在3e17cm-3至3e19cm-3之範圍內之適度至高摻雜水平的在3nm至10nm之範圍內的超薄層210。應注意，圖69中示出最佳層207，其中層207置放於BSG層頂部，此有助於將自BSG層至SOI層中之驅入硼擴散保持於較緊密之控制下。在另一態樣中，使用具有在10nm至100nm之範圍內的熱氧化物205及在5nm至20nm之範圍內的非常薄的BSG層206之複合BOX為有益的。BSG層206具有顯著降低之臨界黏性流溫度與熱氧化物，其提供顯著較低之烘烤溫度以用於將SOI穩定地黏著至BOX。且較低烘烤溫度在BOX中及BOS-SOI界面處生成的點缺陷密度小得多，點缺陷密度為SOI晶圓之重要的效能參數，其負責產品可靠性及歸因於BOS-SOI界面處之高Dit的漏電流。而且，摻雜之SOI底層210可藉由控制電漿產物氣體中之B原子濃度使得蝕刻時間之結束設定於B信號出現之時刻而用作當蝕刻用於形成STI 300之溝渠或在條周邊450中蝕刻閘極溝渠087或 蝕刻CCD閘極溝渠099時的蝕刻深度控制層。製造雙層BOX之其他方式為在低能量下將在3e15cm-2至3e16cm-2之範圍內的高硼劑量植入至BOX之頂部部分中，此為替代於在熱BOX氧化物頂部之BSG沈積而製作埋藏硼源極的容易方法。SOI底部中之摻雜子層為可選的，且在需要時可省略以簡化製程流程並使用標準的SOI晶圓，但在此情况下VG MOS-PD應與藉由STI及BOX隔離的PD之浮體具有接點以收集由光照明生成之電洞。可藉由以與在用於製造p通道VSTB-FET SD電極之VSTB-FET先前技術方法中所描述之類似的方式在STI中形成與條自對準之孔來形成與p摻雜條450之接點。可將SD電極孔置放於與Tx電晶體或CCD轉移裝置(見圖68及其他)相對之條側，其中將完全或部分移除閘極087。此裝置設計及其製造方法不允許使用與上文所描述之塊狀IS相同的罩幕集合。
可擴大具有埋藏BSG層之SOI晶圓的製造方法以用於比僅CMOS IS更寬的應用。而且，需要時，可形成堆疊有三個不同層之多層BOX，三個不同層構成底部熱氧化物205、BSG層206及頂部熱氧化物207。此多層BOX SOI晶圓可以如下兩種方式形成：(i)藉由熱氧化以形成層205，隨後沈積BSG層206以形成BOX層堆疊，隨後在BSG層頂部藉由使用HTO介電質沈積製程或其類似者而沈積在1nm至10nm之範圍內的非常薄之非摻雜熱氧化物層207，隨後將SOI載體晶圓置於BOX載 體晶圓上並進行烘烤而不改變標準SOI形成技術中之任何步驟；(ii)將具有藉由層205之熱氧化隨後BSG層206之沈積形成的BOX層堆疊的BOX載體晶圓及具有在1nm至10nm之範圍內的非常薄之熱氧化物層207的SOI載體晶圓置於一起且對其進行烘烤，從而產生稍後置放於之間的BSG。形成於SOI載體晶圓上之非常薄的氧化物207導致與標準SOI晶圓形成技術不同的技術。但作為用於與熱氧化物黏著之反烘烤層的BSG層歸因於具有較低BSG黏性回流溫度而導致顯著較低之烘烤溫度。此非常薄的氧化物層可有助於將藉由高溫退火在SOI底部進行之摻雜層形成製程保持於較緊密之控制下。多層BOX SOI晶圓可能用於比僅CMOS IS寬得多之產品類型。
IV. 基於介電質壁上之垂直超薄體半導體的垂直閘極CCD成像半導體裝置及其製造方法
本發明為用於CCD IS之新穎裝置集合及其製造方法，CCD IS包括VG-MOS-PD光感測器及垂直閘極電荷耦合裝置(VG-CCD)，其用於電荷保留及轉移至電荷至電壓轉換器，接著至ADC。在以下描述中，闡述眾多特定細節以便提供對發明的詳盡理解。在其他情况下，未特別詳細地描述熟知之半導體製程及製造技術，以便不會不必要地混淆本發明。本文中描述了不同類型之垂直閘極CCD IS裝置及其製造方法。在以下描述中，將使用熟習此項技術者通常採用之術語描述說明性實施方案的各種態 樣以向其他熟習此項技術者傳達其工作實質。然而，對於熟習此項技術者而言將顯而易見，可在所描述的態樣中之僅一些的情况下實踐本發明。出於解釋之目的，闡述特定數字、材料及組態以便提供對說明性實施方案的詳盡理解。然而，對於熟習此項技術者而言將顯而易見，可在無具體細節的情况下實踐本發明。在其他情况下，省略或簡化了熟知的特徵，以便不會混淆說明性實施方案。
廣泛使用之3相CCD影像感測器通常具有一串基於MOS之光電二極體(MOS-PD)，其由MOS-PD兩側之兩個CCD環繞，CCD充當電荷保留及轉移裝置。熟知之事實為，CCD在光生電荷之保留及轉移期間提供CCD IS之最佳電效能，此歸因於MOS-PD與CCD之間的自高電阻至低電阻互連之幾乎完美的切換。形成環繞MOS-PD之CCD結構而在基板中之CCD閘極之間沒有任何摻雜接面。CCD僅僅為鏈中之複數個緊密置放之MOS電容，其具有與閘極介電質厚度可比之閘極間距離。在發明實施例中，利用電荷轉移之CCD原理以自VG-MOS-PD轉移電荷。垂直閘極CCD迄今為止並不已知且首次經發明。此結構之關鍵特徵為(a)判定電荷轉移效率之閘極間垂直隔離厚度(其為CCD閘極間隔離)，及其用於垂直閘極之製造方法，以與平面CCD鏈中之平面CCD閘極間隔離820(圖20)類似的方式形成但在垂直方向上在基板深度上而非水平方向上製造；(b)VG-MOS-PD之空間電荷區(SCR)並不由閘極材料覆蓋以允許無吸收光穿透。
因此，本發明一次解决兩個問題：(i)最小可感測光强度顯著低於針對平面CCD之光强度，此歸因於較低暗電流及多晶Si閘極中不存在光吸收；及(ii)最大電荷顯著較大，此歸因於比PD之p-n接面類型大的MOS-PD電容，使得兩個特徵一起顯著增大動態範圍。可藉由使用圖70中所說明的基本建構結構1(BBS-1)設計CCD-IS之許多不同設計以用於形成垂直閘極CCD IS，垂直閘極CCD IS具有呈具有保護帽451之半導體條160之形狀及STI隔離300的晶體半導體垂直厚體(VTB)。需要條帽以用於製造與條自對準之MOS-PD及CCD閘極並防止在藉由兩次多晶Si閘極沈積及在第一沈積之後蝕刻其他閘極之間的多晶Si製作閘極時損壞條表面。使條表面免除損壞為重要的以提供高品質及低表面粗糙度界面以便减少MOS-PD及CCD之暗電流。
發明了垂直閘極三相CCD影像感測器像素陣列(VG-CCD IS)，其具有由多晶Si製成之V1、V2及V3閘極及在簡單之較佳實施例中减小了互連件電容的由多晶Si製成之V2與V3 CCD互連件821，VG-CCD IS包括皆形成於條160上方之頂部隔離層上及兩個相鄰的c-Si條160之間的STI溝渠中之相對的垂直壁上的多個CCD串對821及862，c-Si條160具有垂直閘極介電質701，具有置放於閘極介電質701之間且藉由介電質400與基板200隔離且藉由STI 300與相鄰的c-Si條隔離之共同垂直閘極820、821及862，在VG-MOS-PD之頂表面下方具有SCR 051，該頂表面僅由介電質層966及951覆蓋以允許自由光穿透至SCR中。圖71、圖72、圖73、圖74及圖75中說明了裝置之俯視布局視圖及橫截面視圖。藉由圖71所示之片段之向右及向左方向以及向上及向下的空間平移，可形成複數個CCD成像器，從而構成基於CCD之影像感測器陣列。
所發明及圖71中說明之VG-CCD IS像素結構的關鍵製程及設計特徵與形成薄的CCD閘極間隔離層及减少由間隔件厚度809判定之互連之間的寄生電容兩者相關。將介電質400形成為某一時間期間的STI介電質蝕刻製程之殘留物。V2及V3線例如由高度摻雜之多晶Si(較佳為p型摻雜)而製造，且在水平方向上跨越CCD區域進行，且VG-MOS-PD之閘極互連V1線在例如金屬-1層中在垂直方向上進行。VG-MOS-PD再次由閃電符號標記。
可將VG-CCD-IS之簡單的較佳實施例之製程整合流程分成兩個模組，VG-CCD-IS具有由多晶Si製成之V1、V2及V3閘極及减小了互連件電容的由多晶Si製成之V2與V3 CCD互連件821。第一製程模組產生圖70中作為橫截面視圖說明之基本建構結構1(BBS-1)且具有以下步驟：(i)形成STI硬式罩幕層；(ii)進行光微影步驟以形成STI硬式罩幕；(iii)移除光阻；(iv)蝕刻c-Si基板，隨後為藉由熱氧化步驟繼之以用HDP SiO2沈積進行填充繼之以STI介電質CMP步驟而進行的襯裏之STI介電質形成的標準製程，從而留下STI硬式罩幕作為c-Si條帽 451(選項1)；(v)沈積層間介電質966，諸如，例如TEOS氧化物。因此，製造垂直定向之長的c-Si條160之集合，其在頂表面具有保護帽451且藉由窄的STI條帶300與彼此隔離且用層間介電質966覆蓋。選項1產生帽之雙層，其藉由在具有足够厚度之某一時間之後停止CMP而具有留下之STI硬式罩幕襯墊氧化物及從厚的STI SiN硬式罩幕層中留下之薄的SiN層，該厚度足以提供對條表面之良好保護以防在形成VG-MOS-PD及CCD時多次蝕刻多晶Si層。帽應提供及保持c-Si與高溫熱氧化物之非常好的界面品質。需要時，可藉由以下步驟而實現選項2：選擇性地蝕刻掉SiN層，隨後進行短時間高溫熱重新氧化步驟(RTO)以用於改良界面品質，隨後在移除SiN之後留下的凹口中沈積另一介電質層，例如Al2O3，隨後進行CMP以自STI頂部移除Al2O3層。已知Al2O3介電質天生具有負內建電荷，而SiO2天生具有正電荷，因而藉由實驗允許提供最佳表面電位，此减少頂部界面之暗電流生成。使用選項1中假設之單一SiN層不允許此最佳化，因為其天生具有正電荷。
作為較佳實施例將BBS-1修改為特定裝置組態之第二製程模組具有以下步驟：(i)進行光微影步驟以開放與奇數PD列鄰近之V2及V3互連件821區域，隨後蝕刻層間介電質堆疊966中之長的水平溝渠，其停止於STI頂部及c-Si條帽451，隨後移除光阻並在溝渠邊緣壁上製造介電質間隔件809，間隔件809充當CCD閘極互連件之上 部部分之間的隔離，CCD閘極互連件由例如SiOC或對STI蝕刻具有高選擇性之任何其他介電質形成；(ii)進行光微影步驟以開放CCD閘極區域823；(iii)在對c-Si條及c-Si條帽及對間隔件809為選擇性之STI介電質中進行深的CCD閘極區域各向異性蝕刻，使蝕刻製程按時間停止且在STI底部留下殘留物介電質400以减小閘極與基板電容並分離CCD串，隨後移除光阻；(iv)藉由例如c-Si條160之壁的熱氧化形成閘極介電質701，隨後藉由例如沈積p+摻雜之多晶Si形成閘極電極，隨後進行CMP步驟以向下使表面平面化直至層間介電質966為止，因而製造CCD閘極之一半及局部互連線821；(v-viii)重複步驟(i-iv)以用於鄰近偶數PD形成CCD閘極及互連件，因而製造介電質707及閘極及互連件862，使其與閘極及互連件821自對準。接下來的步驟與VG-MOS-PD閘極形成相關：(ix)應用光微影步驟以開放VG-MOS-PD閘極820之位置，隨後選擇性地蝕刻層間介電質966且深地各向異性地蝕刻對c-Si條及對間隔件809為選擇性之STI，使蝕刻製程按時間停止且在STI底部留下殘留物介電質400以减小閘極與基板電容並分離CCD串，隨後移除光阻；(x)藉由c-Si條160之壁的熱氧化形成閘極介電質層701及介電質層707，及相鄰的多晶Si閘極821及862，隨後藉由例如沈積p+摻雜之多晶Si形成閘極電極，且以CMP步驟以使表面平面化直至介電質層966為止而結束；(xi)需要時，可在沈積保護介電質層951之前在所有多晶Si區域中進行 凹口且用由WSi2層或TiN或TaN與W層之堆疊或類似於此之堆疊製成的高度導電層填充凹口以减小互連之串聯寄生電阻，隨後進行CMP以使結構平面化；(xii)需要時，可用如圖74中說明的由功函數層(如p+摻雜之多晶Si)860形成之用低電阻材料(如TiN+W雙層)861覆蓋的堆疊替換多晶Si閘極及互連件；(xiii)需要時，可在所有層頂部沈積共同的保護帽層951以保護金屬互連件以防氧氣及水分污染至金屬中及電阻率增大，在簡單及實際之發明實施例中具有重p型摻雜之多晶Si閘極及互連件及儘可能低摻雜之c-Si基板200將為最佳材料選擇；(xiv)沈積層間隔離，隨後形成與VG-MOS-PD閘極820及與V2及V3互連件之通孔-1。V1互連線在金屬-1中製作且在垂直方向上進行。需要時，可將V1互連線製成為沿著水平方向在V2或V3互連上方進行。為了清楚地說明所有裝置特徵，圖71中未示出層951及介電質966。
圖76中說明了基本建構結構2，其可用於CCD IS陣列之許多特定實施例，CCD IS陣列由頂部具有STI層300及條160之塊狀基板200構造，其中STI具有其自己的帽301，而條具有三個帽，其中兩個相同的帽101鄰近STI帽且帽451在彼等帽之間。所有三個帽材料相互可選擇性地蝕刻。
發明了VG-CCD IS像素結構，其歸因於减小之閘極間隔離厚度而具有减小之互連件電容及高電荷轉移效率，且圖77至圖81中說明了結構之俯視布局視圖及橫 截面視圖，其中VG-MOS-PD由閃電符號標記。像素結構包括VG-MOS-PD，其具有SCR 051之僅由介電質層覆蓋的頂表面以允許無吸收光穿透至SCR中，及CCD串對355，每一對具有共同閘極355以用於電荷保留及轉移，其形成於兩個相鄰的c-Si條160之相對的垂直壁上，c-Si條160具有閘極介電質701，具有鄰近閘極介電質且由薄介電質096與彼此隔離之多晶Si垂直閘極079及087，具有低電阻閘極電極351及355，其置放於相對的多晶Si閘極之間，藉由介電質400與基板200隔離，藉由由STI帽301覆蓋之STI 300在閘極電極之下部部分與彼此隔離，藉由層間介電質952在閘極電極之上部部分與彼此隔離，其中上部部分充當局部互連件V2及V3，在與閘極側相對側具有STI 300，其用於與相鄰的CCD垂直通道串對的CCD垂直通道串對隔離。藉由圖77所示之片段之向右及向左方向以及向上及向下的空間平移，可形成具有複數個像素之VG-CCD IS陣列。
在特定實施例中，在金屬-1層中形成V1互連件。垂直多晶Si CCD閘極之間的薄介電質隔離096稍厚一點，但與厚度在2nm至20nm之典型範圍內且由a-SiO2(熱氧化物為較佳的)或提供界面缺陷之低密度(Dit)的任何其他介電質材料或需要時a-SiO2與一些高k介電質之堆疊製成的閘極介電質701可比。高度導電CCD閘極在其之間具有歸因於電容耦合之小區域(該處介電質為薄的)之小的寄生電容，但在耦合區域較大之閘極電極之間 具有厚介電質。SCR區域051未由閘極導電材料覆蓋以允許無吸收光穿透至其中。藉由圖77所示之結構之向右及向左方向以及向上及向下的空間平移，可形成垂直閘極CCD影像感測器陣列。
第一VG-CCD IS製程模組(模組1)具有以下步驟：(i)形成STI硬式罩幕層，其通常由熱襯墊氧化物及沈積之SiN的堆疊製成；(ii)進行光微影步驟以形成STI硬式罩幕；(iii)移除光阻；(iv)蝕刻硬式罩幕堆疊；(v)藉由使用間隔件形成製程形成帽層101之非標準步驟，間隔件形成製程包括沈積間隔件材料層，諸如Al2O3或熱a-SiO2及Al2O3之超薄界面層的堆疊，或需要時，a-SiO2、超薄SiN及藉由ALD方法沈積之Al2O3之超薄界面層的堆疊，隨後各向異性地回蝕，從而留下間隔件作為STI硬式罩幕之邊緣處的帽101；(vi)蝕刻c-Si基板，隨後為藉由襯裏熱氧化步驟繼之以HDP SiO2沈積繼之以STI介電質CMP步驟而形成STI介電質之標準製程；(v)在STI中形成凹口之非標準步驟；(vi)用STI保護帽301介電質層，諸如SiOC、TaxSiyO2或其類似者填充凹口，隨後進行CMP；(vii)選項1：保留STI硬式罩幕作為帽451，或選項2：移除STI硬式罩幕材料，隨後用c-Si條保護帽介電質451，諸如SiON填充超淺溝渠，及進行CMP直至STI保護帽301之頂部為止。因此，製造複數個長的c-Si條160，其在頂表面具有保護帽451及間隔件101且藉由具有STI保護帽301之STI 300與彼此隔離。 模組1產生圖76中所示的基本建構結構2(BBS-2)。需要時，可在STI保護帽301之邊緣形成薄帽101，STI保護帽301以與上文所描述之相同方式形成，隨後選擇性地移除帽302之間的STI硬式罩幕，從而在STI帽之間產生凹口，隨後沈積帽材料，諸如Al2O3，隨後在STI硬式罩幕移除之後進行各向異性蝕刻，從而挨著STI帽層邊緣留下薄帽層101，隨後藉由帽材料沈積，繼之以CMP從而將帽留在凹入區域中而形成條帽451。選擇前一方法或後一方法之指導來自於此等三個帽層之實際上可實現之相互蝕刻選擇性及製作裝置所需的厚度。
VG-CCD IS製程整合為模組2，其具有以下步驟：(i)應用使用條帶狀罩幕之光微影步驟以開放CCD閘極區域並移除間隔件101，隨後各向異性地選擇性地蝕刻掉c-Si以形成窄的閘極溝渠，該閘極溝渠與STI隔離及c-Si條160自對準，c-Si條160用以置放VG-CCD SCR以保留及轉移通過整行之光生電荷；(ii)藉由c-Si條壁之熱氧化或沈積形成閘極介電質701，隨後沈積第1重p+摻雜之多晶Si 079，隨後進行CMP以使表面平面化；(iii)應用使用水平條帶狀罩幕之光微影步驟以開放奇數閘極087之區域，隨後蝕刻掉第1多晶Si直至閘極底部以形成奇數閘極087之溝渠集合為止；(iv)移除光阻且移除由第1多晶Si蝕刻損壞之閘極氧化物；(v)藉由c-Si條之熱氧化或沈積在c-Si條160壁上形成閘極介電質701且在偶數閘極079之第1多晶Si壁上形成閘極間介電質096，隨後沈 積第2重p+摻雜之多晶Si；(vi)進行多晶Si之CMP步驟直至保護帽451為止以使表面平面化且完成閘極079及087之形成；(vii)在CCD結構之頂部沈積層間介電質952；(viii)光微影步驟用以在層間介電質952中開放用於低電阻閘極電極351及閘極電極及互連件355之孔，隨後蝕刻掉對STI帽301、對c-Si條保護帽451及多晶Si閘極087及079為選擇性之層間介電質952；(ix)進行光微影步驟以開放多晶Si閘極之間的用於低電阻閘極電極之區域，隨後選擇性地各向異性地蝕刻STI保護帽301及STI介電質300，從而留下STI殘留物層400以將閘極電極與基板隔離；(x)沈積與垂直多晶Si閘極自對準的低電阻層351及355，例如由TiN障壁層及W層製成之金屬堆疊，隨後藉由CMP進行平面化直至層952之頂部為止，以形成局部互連線V2及V3及與所有多晶Si垂直閘極之接點；(xi)沈積保護層951以抑制金屬導體如W之氧氣及水分污染及電阻率衰减。
為了清楚地說明VG-CCD像素結構，圖77中未示出層間介電質952及層951。亦如圖78、圖80及圖81中所指示，在閘極087及079頂部不存在帽層，因為當蝕刻SiO2或Si3N4或其他材料時作為閘極之主要材料之多晶Si的選擇性非常高。需要時，可藉由在閘極087及079中形成凹口，隨後沈積帽材料及進行CMP而製造閘極帽層。熟習此項技術者可針對STI保護帽301、c-Si條帽451及間隔件101選擇不同材料集合，使其相互選擇 性地蝕刻以增大裝置之可製造性。
發明了VG-CCD IS像素陣列結構以提供較高VG-MOS-PD密度。圖82及圖83中說明之發明包括VG-MOS-PD，其具有SCR 051之僅由介電質層覆蓋的頂表面以允許無吸收光穿透至SCR中，及CCD串對，其用於電荷保留及轉移，其具有形成於兩個相鄰的c-Si條160之相對的垂直壁上，藉由閘極介電質701與條隔離之CCD閘極層079及087，具有鄰近閘極介電質且由薄介電質096與彼此隔離之多晶Si垂直閘極079及087，具有低電阻閘極電極351，其置放於兩個多晶Si閘極之間，藉由介電質400與基板200隔離，藉由由STI帽301覆蓋之STI 300在下部部分與彼此隔離且藉由層間介電質952在層之上部部分與彼此隔離，上部部分充當局部互連件V2及V3之一部分。圖82中說明此VG-CCD像素結構之俯視布局視圖，其中為了基本想法之清楚起見，未示出鄰近條160之介電質層952及951及閘極介電質701。圖83及圖79中示出結構橫截面視圖。藉由圖82所示之片段之向右及向左方向以及向上及向下的空間平移，可形成組織於陣列中之複數個VG-CCD IS。此為採用光敏裝置(VG-MOS-PD)、電荷保留及電荷轉移裝置(CCD)及互連之較小面積的設計。由閃電符號標記之VG-MOS-PD(此處為VG-CCD-PD)歸因於與光强度及經由V1線將高電壓脈衝保持於CCD閘極087上之整合時間成正比的照明而積聚(整合)一定電荷。接著，保留電荷且經由左手側及右手側之垂直 CCD行將電荷轉移至讀取IC，CCD行藉由電壓經由V2及V3線與V1線一起作為3相CCD系統施加脈衝。層096為CCD閘極間隔離，其以與平面CCD線中之CCD平面閘極間隔離類似的方式製成，但在c-Si基板深度上在垂直方向上製造，從而將無光吸收之開放區域保持於CCD-PD上方以用於使照明穿過VG-CCD-PD上之介電質堆疊而進行。歸因於在兩個PD SCR 051之間不存在STI隔離而形成較密集之VG-CCD-IS。此特徵需要針對在1e14cm-3至3e16cm-3之範圍內之低基板摻雜水平下的MOS結構之兩個閘極之間的某一距離(其將為兩個SCR厚度)在1μm至5μm之範圍內及操作閘極電壓在1V至5V左右之範圍內。
總製程整合流程與圖77至圖81中說明之VG-CCD IS裝置的流程非常類似。上文所描述之製程模組1可用作本發明之第一VG-CCD IS製程模組且BBS-2可用作第二製程模組之開始結構。
使用BBS-2作為初始結構，用於密集的VG-CCD IS之製程模組2具有以下步驟：(i)應用使用條帶狀罩幕之光微影步驟以開放CCD閘極區域並移除間隔件101，隨後各向異性地選擇性地蝕刻掉c-Si以形成窄的閘極溝渠，該閘極溝渠與STI隔離壁及c-Si條160壁自對準；(ii)藉由c-Si條壁之熱氧化或沈積形成閘極介電質701，隨後沈積第1重p+摻雜之多晶Si，且進行CMP以使表面平面化；(iii)應用使用水平條帶狀罩幕之光微影步 驟以開放偶數閘極079之區域，隨後各向異性地蝕刻掉第1多晶Si以形成奇數閘極溝渠087之集合；(iv)移除光阻且移除由第1多晶Si蝕刻損壞之閘極氧化物；(v)藉由c-Si條之熱氧化或沈積在c-Si條160壁上形成閘極介電質701且在奇數閘極087之第1多晶Si壁上形成介電質096，隨後沈積第2重p+摻雜之多晶Si；(vi)進行多晶Si之CMP步驟直至保護帽451為止以使表面平面化，因而形成偶數閘極079；(vii)在CCD結構之頂部沈積層間介電質952；(viii)光微影步驟用以在層間介電質952中開放用於低電阻閘極電極351及閘極電極及互連件355之孔，隨後各向異性地蝕刻掉層間介電質952；(ix)選擇性地蝕刻STI帽301允許以與垂直多晶Si閘極層自對準之方式形成閘極電極，繼續蝕刻對保護帽451及多晶Si頂表面為選擇性之STI 300，從而到某一蝕刻時間留下具有某一厚度之STI殘留物層400以將閘極電極與基板隔離；(ix)沈積低電阻層351及355，例如由TiN障壁層及W層製成之金屬堆疊，隨後藉由CMP進行平面化直至層952之頂部為止，以形成局部互連線V2及V3及與所有多晶Si垂直閘極之接點；(x)沈積保護層951以抑制金屬如W之氧氣及水分污染及電阻率衰减。
在同一寬的c-Si條160中具有兩個VG-MOS-PD之此裝置設計對STI 300與c-Si條160之間的界面處之Dit較不敏感，因為在SCR 051與STI壁之間僅在SCR底部區域存在極少互動，此與圖77至圖81中說明之設計 相反，圖77至圖81中說明之設計具有此互動之大區域，在該區域SCR 051觸碰STI隔離壁。此特徵可用作减少與由H2或D2進行之鈍化，如形成氣體退火或在400C至450C之範圍內的高溫下在H2中之特殊退火相關的製程流程步驟，及緊接在將為該製程之典型步驟的結構形成(未以任何細節進行論述，因為其為典型方法)之後的30分鐘至3分鐘之範圍內的持續時間之優點，且在此製程中可跳過，從而產生較簡單及成本較低之製程。
必須最佳化在水平方向上的c-Si條寬度。如果在將V1脈衝設定為穩定狀態條件之後建立的在c-Si條160中間之兩個SCR之邊緣幾乎不彼此觸碰，則兩個相鄰的CCD-PD不存在相互耦合。「不觸碰」之準則為SCR邊緣附近之電場幾乎為零。應意識到，確切地在c-Si條之中間，電場在任何初始偏壓條件下為零。若邊緣彼此觸碰且為空間競爭，則在邊緣附近形成相當高之電場，且當一個CCD-PD具有較强之光時，其SCR厚度在整合時間期間比其他SCR厚度减小得快。在此情形下，具有較小光强度之CCD-PD之SCR開始朝其他CCD-PD傳播且藉由光進行之交叉污染發生，從而導致交叉耦合效應及影像失真，此並非所需效應，將藉由恰當的設計最佳化避免。對於PD區域中之在3e14cm-3至3e15cm-3之範圍內的典型摻雜及在V1相下在10V至1V之範圍內的典型閘極電壓Vg，SCR厚度在1μm至3μm左右之範圍內。
自以上內容將瞭解本文中已出於說明之目的描 述本發明之特定實施例，但可進行各種修改而不偏離本發明之範疇。因此，本發明僅受所附申請專利範圍限制。
100‧‧‧VSTB
300‧‧‧STI區域
500‧‧‧金屬源極
510‧‧‧層
511‧‧‧强反轉層
600‧‧‧汲極金屬
700‧‧‧閘極介電質堆疊
703‧‧‧閘極金屬堆疊
800‧‧‧閘極金屬堆疊
900‧‧‧隔離插塞
902‧‧‧隔離層

Claims (26)

  1. 一種電晶體裝置，其包括：一半導體基板；一介電質主體，該介電質主體嵌入於該半導體基板中且包括側壁；一半導體垂直超薄體(「VSTB」)，其由該半導體基板形成且由該介電質主體之至少該側壁支撑，該VSTB充當該電晶體裝置之一通道，該VSTB至多為低摻雜的且具有一第一側及一第二側；一閘極，其形成於該VSTB之該第一側上，該閘極具有一閘極陰影，其中該閘極陰影指在該VSTB之該第二側上與該閘極直接相對之空間區域；及一肖特基接面源極及汲極對，其形成於該VSTB之該第二側上，且該源極及汲極對至少部分與該閘極陰影相交。
  2. 如申請專利範圍第1項之電晶體裝置，該閘極進一步包括：一閘極電極；及一閘極堆疊，其包括一介電質層及一金屬層。
  3. 如申請專利範圍第2項之電晶體裝置，其中該閘極堆疊之該介電質層及金屬層環繞該閘極電極且該金屬層觸碰該閘極電極之複數個側。
  4. 如申請專利範圍第2項之電晶體裝置，其中該閘極堆疊之該介電質層平行於該VSTB之長度而形成且延伸 超出該閘極電極之尺寸，而該閘極堆疊之該金屬層僅觸碰該閘極電極之面向該VSTB的若干側且僅延伸至該閘極電極之尺寸。
  5. 如申請專利範圍第1項之電晶體裝置，其中該源極及汲極對之該肖特基接面態樣形成有與該VSTB之該第二側接觸之一矽化物層及與該矽化物層接觸之一金屬層。
  6. 如申請專利範圍第1項之電晶體裝置，其中該源極及汲極對之該肖特基接面態樣形成有與該VSTB之該第二側接觸之一矽化物層且該矽化物層環繞一金屬層。
  7. 一種電晶體裝置，其包括：一半導體基板；一介電質主體，該介電質主體嵌入於該半導體基板中且包括側壁；一通道，其由該半導體基板由半導體材料形成且由該介電質主體之至少該側壁支撑，該通道至多為低摻雜的且自具有一第一側及一第二側之該半導體基板延伸；一閘極，其形成於該通道之該第一側上；及一肖特基接面源極及汲極對，其形成於該通道之該第二側上。
  8. 如申請專利範圍第7項之電晶體裝置，該閘極進一步包括：一閘極電極；及一閘極堆疊，其包括一介電質層及一金屬層。
  9. 如申請專利範圍第8項之電晶體裝置，其中該閘 極堆疊之該介電質層及金屬層環繞該閘極電極且該金屬層觸碰該閘極電極之複數個側。
  10. 如申請專利範圍第8項之電晶體裝置，其中該閘極堆疊之該介電質層平行於該通道之長度而形成且延伸超出該閘極電極之尺寸，而該閘極堆疊之該金屬層僅觸碰該閘極電極之面向該垂直通道的若干側且僅延伸至該閘極電極之尺寸。
  11. 如申請專利範圍第7項之電晶體裝置，其中該源極及汲極對之該肖特基接面態樣形成有與該通道之該第二側接觸之一矽化物層及與該矽化物層接觸之一金屬層。
  12. 如申請專利範圍第7項之電晶體裝置，其中該源極及汲極對之該肖特基接面態樣形成有與該垂直通道之該第二側接觸之一矽化物層且該矽化物層環繞一金屬層。
  13. 如申請專利範圍第11項之電晶體裝置，其中該矽化物層以該通道之厚度為代價而形成。
  14. 如申請專利範圍第8項之電晶體裝置，其中多個電晶體裝置共用一共同閘極電極。
  15. 如申請專利範圍第7項之電晶體裝置，其中多個電晶體裝置按階層堆疊，且其中該等階層由一介電質隔離層分隔。
  16. 如申請專利範圍第14項之電晶體裝置，其中共用一共同閘極電極之該多個電晶體裝置為p通道電晶體與n通道電晶體之一組合。
  17. 一種組織於階層狀層中之電晶體裝置之系統，內 部階層內之電晶體裝置各自包括：一半導體基板；一介電質主體，該介電質主體嵌入於該半導體基板中且包括側壁；一半導體垂直超薄體(「VSTB」)，其由該半導體基板形成且由該介電質主體之至少該側壁支撑，該VSTB充當該電晶體裝置之一通道，該VSTB至多為低摻雜的且具有一第一側及一第二側；一閘極，其形成於該VSTB之該第一側上，該閘極具有一閘極陰影，其中該閘極陰影指在該VSTB之該第二側上與該閘極直接相對之空間區域；一肖特基接面源極及汲極對，其形成於該VSTB之該第二側上，且該源極及汲極對至少部分與該閘極陰影相交；及一介電質隔離層，其將該電晶體裝置與上方階層上之電晶體裝置之該半導體基板電分隔。
  18. 如申請專利範圍第17項之電晶體裝置之系統，其中每一階層組態為具有一特定功能之一積體電路，該特定功能包括以下各項中之任一者：SRAM；DRAM；微處理器；系統單晶片；反及快閃記憶體； 反或快閃記憶體；類比/RF；及CMOS影像感測器。
  19. 如申請專利範圍第17項之電晶體裝置之系統，其中多個電晶體裝置共用一共同閘極。
  20. 如申請專利範圍第17項之電晶體裝置之系統，其中該半導體基板為一絕緣體上之半導體(SOI)晶圓，且一第一階層之該介電質隔離層為一第二上部階層之該半導體基板。
  21. 一種用於在一半導體晶圓內構造一電晶體裝置之方法，該方法包括：形成一介電質主體，該介電質主體嵌入於該半導體晶圓中且包括側壁；使用半導體材料自該半導體晶圓形成自該半導體晶圓延伸之一超薄通道，該通道與該介電質主體之該側壁接觸，且沒有一高溫摻雜製程；在該通道之與該介電質主體相對的一側上形成與該通道鄰接之一閘極；及在該介電質主體之溝渠內形成一肖特基接面源極及汲極對，且與該通道鄰接。
  22. 如申請專利範圍第21項之方法，該形成該閘極進一步包括：形成一閘極電極；及形成一閘極堆疊，其包括一介電質層及一金屬層。
  23. 如申請專利範圍第22項之方法，其中該閘極堆疊之該介電質層及金屬層環繞該閘極電極且該金屬層觸碰該閘極電極之複數個側。
  24. 如申請專利範圍第22項之方法，其中該閘極堆疊之該介電質層平行於該通道之長度而形成且延伸超出該閘極電極之尺寸，而該閘極堆疊之該金屬層僅觸碰該閘極電極之面向該垂直通道的若干側且僅延伸至該閘極電極之尺寸。
  25. 如申請專利範圍第21項之方法，其中該源極及汲極對之該肖特基接面態樣形成有與該通道之該第二側接觸之一矽化物層及與該矽化物層接觸之一金屬層。
  26. 如申請專利範圍第21項之方法，其中該源極及汲極對之該肖特基接面態樣形成有與該垂直通道之該第二側接觸之一矽化物層且該矽化物層環繞一金屬層。
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