KR102431682B1 - 반도체 장치 구조체 - Google Patents

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Abstract

반도체 장치 구조체는 실리콘 기판, 트랜지스터 및 상호 접속부를 포함한다. 실리콘 기판은 실리콘 표면을 가지고 있다. 트랜지스터는 게이트 구조, 제1 전도성 영역, 제2 전도성 영역 및 실리콘 표면 아래의 채널을 포함한다. 상호 접속부는 트랜지스터를 넘어 연장되고 트랜지스터의 제1 전도성 영역에 연결된다. 상호 접속부는 실리콘 표면 아래에 배치되고 격리 영역에 의해 실리콘 기판으로부터 격리된다.

Description

반도체 장치 구조체{SEMICONDUCTOR DEVICE STRUCTURE}
본 출원은 2019년 12월 31일 출원되고 발명의 명칭이 "액세스 트랜지스터의 드레인/소스와 결합하는 매립식 비트라인을 가진 DRAM"인 미국 가출원 No. 62/955,457 및 2020년 4월 1일 출원되고 발명의 명칭이 "메모리용 언더그라운드 비트라인 구조"인 미국 가출원 No. 63/003,302의 이점을 주장하며 상기 문헌들의 내용은 본 명세서에 참고로 포함된다.
본 발명은 반도체 장치 구조체에 관한 것이며, 특히 고 전도성 및 실리콘 구조체로부터 효과적으로 최적화된 격리를 가진 실리콘 구조체에 매립된 언더그라운드 상호 접속부를 가지는 반도체 장치 구조체에 관한 것이다.
최신 집적 회로는 트랜지스터의 게이트, 소스 및 드레인(gate, source and drain, GSD) 간의 신호 전달을 용이하게 하기 위해 전도성 상호 접속부(예를 들어, 금속 와이어, 폴리실리콘 와이어 등)에 의해 연결된 많은 트랜지스터를 포함한다. 모든 금속 와이어는 많은 콘택트 홀과 커넥션 플러그에 의존하여 GSD와 연결되는데, 무어의 법칙을 충족하기 위해 장치 치수를 조정해야 하는 요구로 인해 주사위의 집적 회로의 치수를 크게 축소해야 할 때, 이것은 면적, 전력 및 잡음을 줄이고 집적 회로의 성능을 높이는 칩 설계 목표와 관련하여 상당한 도전과 어려움을 야기한다.
영역 페널티를 예로 들면: 리소그래피 도구의 제한으로 인한 피할 수 없는 포토리소그래피 오정렬로 인해 소스 또는 드레인 영역의 에지 아래에 콘택트 홀이 각각 만들어지지 않도록 하기 위해서는 소스 또는 드레인 확산 영역을 금속 와이어를 소스 또는 드레인에 연결하기 위한 콘택트-홀 크기에 비해 훨씬 더 크게 설계하여야 한다. 더 큰 소스 또는 드레인 확산 영역은 필연적으로 트랜지스터의 확산 영역과 트랜지스터가 위치한 다이 영역을 증가시키며, 이는 큰 커패시턴스를 유발하여 트랜지스터를 포함한 회로의 교류(ac) 성능에 상당한 페널티를 유발함으로써 전력을 더 많이 소비하게 하고 소음을 더 크게 내게 한다.
따라서, 신호를 송수신하기 위해 트랜지스터에 대응하는 제1 상호 접속부(금속) 층에 트랜지스터를 연결하기 위한 최소 표면적을 사용하는 더 나은 자체 정렬 접촉 구조 및 기술을 도입하는 방법은 더 효과적인 축소 및 트랜지스터의 성능 향상에 중요한 문제가 된다.
본 발명은 높은 전도성과 실리콘 기판으로부터 효과적으로 최적화된 격리를 모두 갖는 실리콘 기판에 내장된 언더그라운드 상호 접속부를 달성하는 새로운 기술(새로운 공정 통합 포함)에 의한 트랜지스터의 구조적 발명을 개시한다. 언더그라운드 상호 접속부는 콤팩트한 자체 정렬 발명에 의해 소스 또는 드레인에 수직으로 연결(브리지)될 수 있으며, 결과적으로 많은 장치 및 회로 설계 혁신이 이루어지고 있다. 예를 들어, 언더그라운드 상호 접속부는 다양한 소스와 드레인에 각각 수직으로 연결될 수 있고, 언더그라운드 상호 접속부의 다른 단부는 다양한 신호 소스인 Ground 및 VDD에 연결될 수 있다. 또한 칩 아키텍처는 실리콘 기판에 수직으로 분포되어 있지만 수평 실리콘 표면(horizontal silicon surface, HSS) 아래에 필요한 절연이 내장되어 있는 다양한 층 또는 다양한 수준의 공급 전압을 도입할 수 있으며, 칩 아키텍처는 이에 대응해서 트랜지스터와 회로 성능(속도, 전력 및 잡음 등)을 모두 향상시키고 HSS 상의 복잡도를 더 감소시킬 수 있다(예를 들어, 현재의 복잡한 칩 설계는 10 번째 층의 상호 접속부를 VDD로 사용해야 할 수도 있지만, HSS 위의 9 개 이하의 상호 접속부 층은 현재의 복잡한 칩 설계에서 신호를 전송하는 데 필요하며, 10 개의 상호 접속부 레이어는 적층하기가 매우 복잡하고 상당히 큰 접촉 면적을 소비한다). 본 발명에 대한 비유를 제공하기 위해: HSS 아래의 와이어에서 HSS 위의 와이어까지 서로 다른 사다리를 구축하기 위해 HSS 아래의 와이어가 서로 다른 깊이를 가지도록 설계되며, 이는 다양한 신호, Ground 또는 VDD 레벨을 실리콘 기판에 매우 넓거나 거친 치수로 서로 충돌하지 않고 공급하기 위해 HSS 아래의 와이어가 다이에 분산되도록 할 수 있다.
본 발명의 실시예는 반도체 장치 구조체를 제공한다. 반도체 장치 구조체는 실리콘 기판, 트랜지스터 및 상호 접속부를 포함한다. 실리콘 기판은 실리콘 표면을 가지고 있다. 트랜지스터는 게이트 구조, 제1 전도성 영역, 제2 전도성 영역 및 실리콘 표면 아래의 채널을 포함한다. 상호 접속부는 트랜지스터를 넘어 연장되고 트랜지스터의 제1 전도성 영역에 연결된다. 상호 접속부는 실리콘 표면 아래에 배치되고 격리 영역에 의해 실리콘 기판으로부터 격리된다.
본 발명의 다른 관점에 따르면, 반도체 장치 구조체는 다른 트랜지스터 및 다른 트랜지스터에 전기적으로 결합된 신호 라인을 더 포함하고, 신호 라인은 실리콘 표면 아래에 분포되고 상호 접속부로부터 분리된다.
본 발명의 다른 관점에 따르면, 실리콘 표면과 상호 접속부의 상부 표면 사이의 거리는 신호 라인의 실리콘 표면과 상부 표면 사이의 거리와 다르다.
본 발명의 또 다른 관점에 따르면, 반도체 장치 구조체는 다른 트랜지스터 및 다른 트랜지스터에 전기적으로 결합된 전력선을 더 포함하고, 전력선은 실리콘 표면 아래에 분포되고 상호 접속부로부터 분리된다.
본 발명의 다른 관점에 따르면, 전력선은 전압원 또는 접지원에 결합된다.
본 발명의 다른 실시예는 반도체 장치 구조체를 제공한다. 반도체 장치 구조체는 실리콘 기판, 트랜지스터 및 상호 접속부를 포함한다. 실리콘 기판은 실리콘 표면을 가지고 있다. 트랜지스터는 게이트 구조, 제1 전도성 영역, 제2 전도성 영역 및 실리콘 표면 아래의 채널을 포함한다. 상호 접속부는 트랜지스터를 넘어 연장되고 트랜지스터의 게이트 구조에 연결된다. 상호 접속부는 실리콘 표면 위에 있는 상단 부분을 포함하고, 상호 접속부의 상단 부분의 측벽은 게이트 구조의 측벽과 정렬된다.
본 발명의 다른 관점에 따르면, 반도체 장치 구조체는 제1 스페이서 및 제2 스페이서를 더 포함하고, 여기서 제1 스페이서는 게이트 구조의 제1 측면을 덮고 실리콘 표면 위에 위치하며; 제2 스페이서는 게이트 구조의 제2 측면을 덮고 실리콘 표면 위에 위치된다.
본 발명의 다른 관점에 따르면, 제1 스페이서는 상호 접속부의 상부의 측벽에 접한다.
본 발명의 다른 관점에 따르면, 반도체 장치 구조체는 제1 스페이서, 제2 스페이서 및 게이트 구조 아래에 배치된 유전체층을 더 포함한다.
본 발명의 다른 관점에 따르면, 게이트 구조의 적어도 일부는 실리콘 표면으로부터 아래로 연장하고, 채널의 적어도 일부는 유전체 층의 바닥 아래에 위치하여 그 바닥을 따라 연장된다.
본 발명의 다른 실시예는 반도체 장치 구조체를 제공한다. 반도체 장치 구조체는 실리콘 기판, 트랜지스터 및 상호 접속부를 포함한다. 실리콘 기판은 실리콘 표면을 가지고 있다. 트랜지스터는 게이트 구조, 제1 전도성 영역, 제2 전도성 영역 및 실리콘 표면 아래의 채널을 포함한다. 상호 접속부는 트랜지스터를 넘어 연장되고 브리지 콘택트를 통해 트랜지스터의 제1 전도성 영역에 전기적으로 결합된다. 브리지 콘택트의 제1 측벽은 제1 전도성 영역의 에지와 정렬되고, 브리지 콘택트의 제2 측벽은 상호 접속부의 에지와 정렬된다.
본 발명의 다른 관점에 따르면, 브리지 콘택트는 상단 부분 및 하단 부분을 포함하고, 브리지 콘택트의 상단 부분은 실리콘 기판에 접하고, 하단 부분은 실리콘 기판으로부터 분리된다.
본 발명의 다른 관점에 따르면, 제1 격리 층은 적어도 브리지 콘택트의 하단 부분의 제1 측벽, 제2 측벽 및 바닥을 덮는다.
본 발명의 다른 관점에 따르면, 제1 격리 층은 브리지 콘택트의 하단 부분의 제3 측벽을 추가로 덮고, 제2 격리 층은 브리지 콘택트의 하단 부분의 제4 측벽을 더 덮고, 여기서 하부의 제3 측벽은 하부의 제4 측벽과 실질적으로 평행하고, 제2 격리 층의 폭은 제1 격리 층의 폭과 다르다.
본 발명의 다른 관점에 따르면, 상호 접속부는 실리콘 표면 아래에 배치되고, 브리지 콘택트의 하단 부분은 상호 접속부에 접한다.
본 발명의 다른 실시예는 반도체 장치 구조체를 제공한다. 반도체 장치 구조체는 실리콘 기판, 제1 트랜지스터 및 상호 접속부를 포함한다. 실리콘 기판은 실리콘 표면을 가지고 있다. 제1 트랜지스터는 게이트 구조, 제1 전도성 영역, 제2 전도성 영역 및 실리콘 표면 아래의 채널을 포함한다. 상호 접속부는 브리지 콘택트를 통해 제1 트랜지스터의 제1 전도성 영역에 전기적으로 결합된다. 상호 접속부는 실리콘 표면 아래에 위치하며 격리 캡은 브리지 콘택트에 배치되어 브리지 콘택트를 분리한다. 브리지 콘택트는 상단 부분 및 하단 부분을 포함하고, 브리지 콘택트의 하단 부분의 적어도 제1 측벽은 격리 층에 접하고, 격리 캡의 에지는 격리 층의 에지와 정렬된다.
본 발명의 또 다른 관점에 따르면, 반도체 장치 구조체는 제1 트랜지스터의 제1 전도성 영역과 게이트 구조 사이에 배치된 제1 스페이서를 더 포함하고, 격리 캡은 제1 트랜지스터의 제1 전도성 영역과 접촉한다.
본 발명의 다른 관점에 따르면, 반도체 장치 구조체는 제1 트랜지스터 옆에 제2 트랜지스터를 더 포함하고, 여기서 제2 트랜지스터는 게이트 구조, 제1 전도성 영역 및 제2 전도성 영역을 포함하고, 제1 전도성 영역은 제2 트랜지스터는 격리 캡과 접촉하고 브리지 콘택트를 통해 상호 접속부에 전기적으로 결합된다.
본 발명의 다른 관점에 따르면, 반도체 장치 구조체는 제1 트랜지스터 옆에 제3 트랜지스터를 더 포함하고, 여기서 제3 트랜지스터는 게이트 구조, 제1 전도성 영역 및 제2 전도성 영역을 포함하고, 제3 트랜지스터의 제2 전도성 영역은 제1 트랜지스터의 제2 전도성 영역으로부터 격리된다.
본 발명의 다른 실시예는 반도체 장치 구조체를 제공한다. 반도체 장치 구조체는 실리콘 기판, 트렌치, 제1 스페이서 및 제2 스페이서를 포함한다. 실리콘 기판은 실리콘 표면을 가지고 있다. 트렌치의 적어도 일부는 실리콘 표면 아래에 형성된다. 제1 스페이서는 트렌치의 제1 측면을 덮고 제2 스페이서는 트렌치의 제2 측면을 덮는다. 제1 스페이서의 재료는 제2 스페이서의 재료와 다르다.
본 발명의 다른 관점에 따르면, 트렌치의 제1 측면과 트렌치의 제2 측면은 대칭이다.
본 발명의 다른 실시예는 반도체 장치 구조체를 제공한다. 반도체 장치 구조는 실리콘 기판, 제1 상호 접속부 및 제2 상호 접속부를 포함한다. 실리콘 기판은 실리콘 표면을 가지고 있다. 제1 상호 접속부는 실리콘 표면 아래에 배치된다. 제2 상호 접속부는 실리콘 표면 아래에 배치된다. 실리콘 표면으로부터 제1 상호 접속부의 깊이는 실리콘 표면으로부터의 제2 상호 접속부의 깊이와 실질적으로 동일하고, 제1 상호 접속부는 제2 상호 접속부로부터 분리된다.
본 발명의 다른 관점에 따르면, 제1 상호 접속부의 재료는 제2 상호 접속부의 재료와 동일하다.
본 발명의 다른 실시예는 반도체 장치 구조체를 제공한다. 반도체 장치 구조체는 실리콘 기판, 제1 트랜지스터, 브리지 콘택트 및 상호 접속부를 포함한다. 실리콘 기판은 실리콘 표면을 가지고 있다. 제1 트랜지스터는 게이트 구조, 제1 전도성 영역, 제2 전도성 영역 및 실리콘 표면 아래의 채널을 포함한다. 브리지 콘택트는 상단 부분 및 하단 부분을 포함하고, 브리지 콘택트는 제1 트랜지스터의 제1 전도성 영역에 전기적으로 결합된다. 상호 접속부는 실리콘 표면 아래에 위치하며 브리지 콘택트의 하단 부분과 접촉한다.
본 발명의 다른 관점에 따르면, 제1 트랜지스터는 n형 금속 산화물 반도체(n-type metal-oxide-semiconductor, NMOS) 트랜지스터이고 제1 전도성 영역은 n+ 도핑 영역을 포함한다.
본 발명의 다른 관점에 따르면, 제1 트랜지스터는 p형 금속 산화물 반도체(p-type metal-oxide-semiconductor, PMOS) 트랜지스터이고 제1 전도성 영역은 p+ 도핑 영역을 포함한다.
본 발명의 다른 실시예는 반도체 장치 구조체를 제공한다. 반도체 장치 구조체는 실리콘 기판, n형 금속 산화물 반도체(n-type metal-oxide-semiconductor, NMOS) 트랜지스터, p형 금속 산화물 반도체(p-type metal-oxide-semiconductor, PMOS) 트랜지스터, 브리지 콘택트 및 상호 접속부를 포함한다. 실리콘 기판은 실리콘 표면을 가지고 있다. NMOS 트랜지스터는 게이트 구조, 제1 전도성 영역 및 실리콘 표면 아래의 제1 채널을 포함한다. PMOS 트랜지스터는 게이트 구조, 제2 전도성 영역 및 실리콘 표면 아래의 제2 채널을 포함한다. 브리지 콘택트는 상단 부분 및 하단 부분을 포함하고, 브리지 콘택트는 NMOS 트랜지스터의 제1 전도성 영역에 전기적으로 결합되고 PMOS 트랜지스터의 제2 전도성 영역에 전기적으로 결합된다. 상호 접속부는 실리콘 표면 아래에 위치하며 브리지 콘택트의 하단 부분과 접촉한다.
본 발명의 다른 관점에 따르면, NMOS 트랜지스터의 제1 전도성 영역은 n+ 도핑 영역을 포함하고 PMOS 트랜지스터의 제2 전도성 영역은 p+ 도핑 영역을 포함한다.
본 발명의 다른 관점에 따르면, 브리지 콘택트의 재료는 상호 접속부의 재료와 동일하다.
본 발명의 이러한 목적 및 다른 목적은 다양한 도면 및 도면에 예시된 바람직한 실시예에 대한 다음의 상세한 설명을 읽은 후에 당업자에게 의심의 여지가 없을 것이다.
도 1a는 본 발명의 일 실시예에 따른 DRAM 셀(1T1C 셀) 어레이의 제조 방법을 나타낸 순서도이다.
도 1b 내지 도 1g는 도 1a를 예시하는 다이어그램이다.
도 2는 패드-질화물 층 및 패드-산화물 층이 증착되고 STI가 형성된 후 X 방향을 따른 평면도 및 횡단면도를 도시한 도면이다.
도 3은 질화물-1 스페이서를 형성하기 위해 질화물-1 층을 증착 및 에칭하고, STI-산화물 1 층 및 포토레지스트 층을 증착하는 것을 예시하는 다이어그램이다.
도 4는 포토레지스트 층에 의해 덮이지 않은 상부-에지 질화물-1 스페이서 및 STI-산화물 1 층을 에칭 제거하는 것을 예시하는 다이어그램이다.
도 5는 포토레지스트 층 및 STI-oxide1 층을 벗겨 내고 산화물-1 층(502)을 성장시키는 것을 예시하는 다이어그램이다.
도 6은 트렌치에 증착되고 CMP 기술에 의해 평탄화되는 금속층(602)을 예시하는 다이어그램이다.
도 7은 증착되는 포토레지스트 층을 예시하는 다이어그램이다.
도 8은 에칭되는 활성 영역의 단부에 해당하는 금속층을 나타내는 도면이다.
도 9는 포토레지스트 층이 제거되고 금속 층이 언더그라운드 비트 라인을 형성하기 위해 에칭되는 것을 예시하는 다이어그램이다.
도 10은 트렌치에 증착되는 산화물-2 층을 예시하는 다이어그램이다.
도 11은 산화물-3 층, 질화물-2 층 및 포토레지스트를 증착한 후, 산화물-3 층, 질화물-2 층, 포토레지스트의 불필요한 부분을 제거하는 모습을 나타낸 도면이다.
도 12는 패드-질화물 층이 에칭되지만 패드-산화물 층이 유지되는 것을 예시하는 다이어그램이다.
도 13은 액세스 트랜지스터의 게이트 유전층으로 형성되는 U-형 오목 및 고유전율 절연 층을 생성하는 것을 예시하는 다이어그램이다.
도 14는 질화물-3 층 및 산화물-4 층이 증착된 후 질화물-3 층 및 산화물-4 층을 다시 연마하는 것을 나타내는 다이어그램이다.
도 15는 에칭되는 질화물-2 층 및 산화물-3 층을 나타내는 도면이다.
도 16은 이방성 에칭 기술에 의해 증착 및 에칭되는 질화물-4 층, 산화물-5 층 및 질화물-5 층 및 증착되는 산화물-6 층을 예시하는 도면이다.
도 17은 스핀 온 유전체(SOD)가 증착되고 홀을 생성하는 것을 예시하는 다이어그램이다.
도 18은 산화물-7 층이 홀에 증착되고 다른 SOD 층이 산화물-7 층 위에 증착되는 것을 예시하는 다이어그램이다.
도 19는 다른 홀을 생성하기 위해 제거되는 SOD 층, 패드-산화물 층 및 실리콘 재료를 예시하는 다이어그램이다.
도 20은 홀-1/2의 중심을 따라 연장되고 X 방향에 수직인 Y2 방향의 단면도를 도시한 도면이다.
도 21은 제거되는 다른 홀 내부의 다른 측벽 상의 하부-에지 질화물-1 스페이서를 예시하는 도면이다.
도 22는 n+ 폴리실리콘 플러그가 다른 홀 내부에 남도록 증착 및 에칭되는 n+ 폴리실리콘을 나타내는 다이어그램이다.
도 23은 다른 홀 내부에 산화물-8 스페이서를 생성하기 위해 상부 산화물-8 층을 제거하는 것을 도시한 도면이다.
도 24a는 생성되는 n+ 폴리실리콘 및 n+ 폴리실리콘 플러그를 둘러싸는 넥 타입을 예시하는 도면이다.
도 24b는 수직 연결(브리지) 및 W-2 플러그를 구현하는 다른 방법을 예시하는 다이어그램이다.
도 25a는 n+ 폴리실리콘 플러그 위에 국부적으로 열적으로 성장되는 얇은 산화물-9 층을 나타내는 다이어그램이다.
도 25b는 W-2 플러그 위에 국부적으로 열적으로 성장되는 얇은 산화물-9 층을 예시하는 다이어그램이다.
도 26은 산화물-6 층 및 질화물-5 스페이서가 제거된 다음 n형 도펀트 주입을 이용하여 액세스 트랜지스터의 드레인과 소스를 모두 생성하는 것을 보여주는 다이어그램이다.
도 27은 자체-정렬된 수직 커넥터를 통해 액세스 트랜지스터의 드레인에 연결되고 또한 커패시터에 연결되는 액세스 트랜지스터의 소스에 연결되는 언더그라운드 상호 접속부를 달성하는 원리를 설명하는 다이어그램이다.
도 28은 DRAM 셀 어레이의 평면도를 예시하는 다이어그램이다.
로직, 디지털, 아날로그, 메모리 등을 포함하는 집적 회로에 대한 본 발명을 설명하기 위해, 본 발명의 핵심 원리를 쉽게 이해하기 위해 본 발명의 다음 설명에서 메모리에 대한 초점을 먼저 선택한다. 다양한 유형의 메모리 셀을 사용하는 반도체 메모리가 많이 있다: 예를 들어, DRAM(Dynamic Random Access Memory), 정적 RAM과, NOR, NAND, 3D NAND를 포함한 비휘발성 플래시 메모리 등이 있다. 위에서 언급한 모든 메모리는 비트 라인과 워드 라인을 가져야 한다. 또한, 본 발명은 비트 라인 및 워드 라인을 배열하기 위한 새로운 아키텍처를 추가로 개시한다: 새로운 아키텍처의 핵심 원칙은 위에서 언급한 모든 메모리에 적용될 수 있다. 본 발명의 다음의 실시예에서, 본 발명은 본 발명의 핵심 원리를 설명하기 위한 예로서 그리고 본 발명을 사용하는 하나의 구현 방법으로서 DRAM을 취한다. 가장 일반적으로 사용되는 DRAM 셀 중 하나는 1T1C 셀이며, 여기서 1T1C 셀에 포함된 액세스 트랜지스터(1T)의 게이트는 워드 라인에 연결되고 액세스 트랜지스터(1T)의 드레인은 비트 라인에 연결되고 액세스 트랜지스터(1T)의 소스는 1T1C 셀에 포함된 커패시터(1C)에 연결된다.
메모리 칩 밀도를 높이려면 1T1C 셀의 크기를 줄여야 하는데, 즉, 1T1C 셀의 모든 기하학적 치수를 더 작은 크기로 축소해야 하고 커패시터의 디자인이 액세스 트랜지스터(1T) 위에 적층된 커패시터를 형성하거나 액세스 트랜지스터(1T)의 표면 아래에 트렌치 커패시터를 형성하는 것과 같이 커패시터의 커패시턴스를 증가시키기 위한 3 차원(3D) 구조로 진화해야 한다. 그런 다음 기술과 장치가 모두 축소됨에 따라 해결하기가 더 어려워지는 몇 가지 어려움이 있다: (1) 관련 셀 구조가 축소되어 1T1C 셀의 전체 셀 영역이 줄어들어 커패시터와 액세스 트랜지스터(1T)의 소스 사이의 접촉, 액세스 트랜지스터(1T)의 비트 라인과 드레인 사이의 접촉과 같은 다양한 필요한 접촉이 형성될 수 있도록 하는 표면적이 훨씬 더 작아진다; (2) 캐패시터(1C)가 3D 구조로 만들어져도 커패시턴스가 감소하는데, 예를 들어, 액세스 트랜지스터(1T)의 표면 위로 너무 높아져서 1T1C 셀 위의 표면 형상이 매우 거칠고 불량하게 되는 원인이 되는 스택 커패시터가 만들어지는 경우, 그리고 트렌치 커패시터를 사용하는 경우, 트렌치 커패시터를 매우 깊게 만들어 에칭 및 리필 공정에 어려움을 겪게 된다; (3) 워드 라인, 비트 라인 및 커패시터의 세 가지 구조는 동일한 평면에 배치하기가 매우 어려운데, 특히 기하학적 전도 메커니즘은 세 가지 구조가 서로 수직이거나 거의 수직이어야 하며 세 가지 구조 사이에서 서로를 형성하는 순서는 각각 비트 라인 뒤에 커패시터를 형성하는 순서(COB) 또는 커패시터 뒤에 비트 라인을 형성하는 순서(BOC)와 같이 효율적인 셀 레이아웃을 어렵게 만들 수 있다; (4) 위에서 언급한 (3)은 커패시터에서 액세스 트랜지스터(1T)의 소스까지의 연결 영역을 매우 작게 하기 때문에 특히 연결해야 하는 여러 구조 간에 자체 정렬을 달성하기가 어렵다; 그리고(5) 셀 형상이 계속 스케일링될 때, 셀 통합 프로세스는 리소그래피 스케일링 및 정렬 등에 완전히 의존하는 대신 자체 정렬 특성을 가진 중요 레이어 및 기하학적 패턴을 달성하기가 훨씬 더 어려워지고 있다.
따라서, 본 발명은(1) 실리콘 표면(HSS) 아래의 비트 라인의 새로운 구조, (2) 액세스 트랜지스터(1T)의 게이트와 워드 라인을 자체 정렬 가능성을 가진 임계 수직 연결에 연결하기 위한 새로운 구조, (3) 액세스 트랜지스터(1T)의 드레인을 언더그라운드 상호 접속부(VBDI)에 연결하는 수직 브리지 재료의 새로운 구조, (4) 워드 라인을 둘러싼 스페이서에 의해 생성된 원하는 거리로 드레인을 채널에 자동 정렬하는 새로운 구조, (5) 자체 정렬에 의해 VBDI 위에 절연체 캡을 만들어 다른 모든 전도성 층으로부터 VBDI를 격리하는 새로운 구조, 및(6) 본 발명을 달성할 모든 새로운 처리 방법을 개시할 것이다.
도 1a 내지 1f, 도 2- 도 28을 참조하며, 여기서 도 1a는 본 발명의 일 실시예에 따른 DRAM 셀(1T1C 셀) 어레이의 제조 방법을 나타낸 순서도이다.
단계 10: 시작.
단계 20: p형 기판에 기초하여 DRAM 셀 어레이의 활성 영역을 정의하고 얕은 트렌치 격리부(shallow trench isolation, STI)를 형성한다.
단계 30: 활성 영역의 측벽을 따라 비대칭 스페이서를 형성한다.
단계 40: 비대칭 스페이서 사이와 실리콘 표면(HSS) 아래에 언더그라운드 비트 라인(underground bit line)을 형성한다.
단계 50: DRAM 셀 어레이의 U-트랜지스터(또는 액세스 트랜지스터)의 워드 라인 및 게이트를 형성한다.
단계 60: DRAM 셀 어레이의 U-트랜지스터의 드레인(즉, 제1 전도성 영역) 및 소스 영역(즉, 제2 전도성 영역)을 정의하고 분리한다.
단계 70: U-트랜지스터(액세스 트랜지스터) 어레이의 언더그라운드 비트 라인과 드레인 구조 사이에 연결을 형성하고, 드레인 및 소스 영역을 도핑한다.
단계 80: 종료.
도 1b 및 도 2를 참조한다. 단계 20은 다음을 포함할 수 있다:
단계 102: 패드-산화물 층(pad-oxide layer)(204) 및 패드-질화물(pad-nitride layer) 층(206)을 증착한다.
단계 104: DRAM 셀 어레이의 활성 영역을 정의하고, 트렌치(210)를 생성하기 위해 활성 영역 외부의 반도체 표면(208)에 대응하는 실리콘 재료의 일부를 제거한다.
단계 106: 트렌치(210)에 산화물 층(214)을 증착하고 산화물 층(214)을 다시 에칭하여 반도체 표면(208) 아래에 얕은 트렌치 격리(STI)를 형성한다.
도 1c 및 도 3- 도 5를 참조한다. 단계 30은 다음을 포함할 수 있다:
단계 108: 질화물-1 층(nitride-1 layer)이 증착되고 다시 에칭되어 질화물-1 스페이서를 형성한다.
단계 110: STI-산화물 1 층(STI-oxide1 layer)(304)이 트렌치(210)에 증착되고 화학적 기계적 연마(CMP) 기술에 의해 평탄화된다.
단계 112: 포토레지스트 층(306)이 STI-산화물 층(304) 및 패드-질화물 층(206) 위에 증착된다.
단계 114: 포토레지스트 층(306)에 의해 덮이지 않은 상부-에지 질화물-1 스페이서 및 STI-산화물 층(304)이 에칭 제거된다.
단계 116: 포토레지스트 층(306) 및 STI-산화물 1 층(304)이 벗겨지고, 산화물-1 층(502)이 성장된다.
도 1d 및 도 6- 도 10을 참조한다. 단계 40은 다음을 포함할 수 있다:
단계 118: 금속층(602)이 트렌치(210)에 증착되고 CMP 기술에 의해 평탄화된다.
단계 120: 포토레지스트 층(702)이 증착된다.
단계 122: 활성 영역의 단부에 대응하는 금속층(602)을 에칭하여 다중 전도성 라인을 분리한다.
단계 124: 포토레지스트 층(702)이 제거되고 금속 층(602)이 다시 에칭되어 언더그라운드 비트 라인(902)을 형성한다.
단계 126: CVD-STI-산화물2 층(CVD-STI-oxide2 layer)(1002)이 트렌치(210)에 증착되고 CMP 기술에 의해 평탄화된다.
도 1e 및 도 11- 도 15를 참조한다. 단계 50은 다음을 포함할 수 있다:
단계 128: 두꺼운 산화물-3 층(1102), 두꺼운 질화물-2 층(1104) 및 패턴화된 포토레지스트 층(1106)이 증착된 다음, 산화물-3 층(1102), 질화물-2 층(1104)의 불필요한 부분이 제거된다.
단계 130: 패터닝된 포토레지스트 층(1106), 패드-질화물 층(206) 및 패드-산화물 층(204)이 제거된다.
단계 132: HSS를 에칭하여 U-형 오목한 부분을 생성하고, 고유전율 절연체 층(1304)을 형성하고, 게이트 재료(1306)를 증착한 다음 다시 에칭하여 액세스 트랜지스터의 워드 라인 및 관련 게이트를 형성한다.
단계 134: 질화물-3 층(1402)을 증착하고, 이어서 산화물-4 층(1404)을 증착한 다음, 산화물-4 층(1404)/질화물-3 층(1402)을 에칭백한다.
단계 136: 질화물-2 층(1104) 및 산화물-3 층(1102)을 에칭한다.
도 1f 및 도 16- 도 20을 참조한다. 단계 60은 다음을 포함할 수 있다:
단계 138: 패드 질화물 층(206)을 제거하고 CVD-STI-oxide2를 HSS로 다시 에칭한다.
단계 140: 질화물-4 층(1602), 산화물-5 층(1604) 및 질화물-5 층(1606)을 증착 및 이방성 에칭하고 산화물-6 층(1608)을 증착한다.
단계 142: 스핀-온 유전체(SOD)(1702)를 증착한 다음 CMP SOD를 증착하고, 포토레지스트를 증착하여 소스 영역에 가까운 영역을 드러내고, 소스 영역에 가까운 SOD(1702), 패드-산화물 층(204) 및 실리콘 재료를 에칭하여 홀-1/3을 생성한 다음 포토레지스트를 제거한다.
단계 144: 산화물-7 층(1802)을 증착하고 산화물-7 층(1802)을 다시 에칭한 다음, 또 다른 SOD 층(1804)을 증착하고 다른 SOD 층(1804)을 에칭백한다.
단계 146: 포토레지스트를 증착하여 드레인 영역에 가까운 영역을 드러내고, 드레인 영역에 가까운 SOD(1702), 패드 산화막(204) 및 실리콘 재료를 에칭하여 홀-1/2를 생성하고, 포토레지스트를 제거한 다음, 산화물-8 층(1902)을 열 성장시킨다.
도 1g 및 도 21- 도 26을 참조한다. 단계 70은 다음을 포함할 수 있다:
단계 148: 하부-에지 질화물-1 스페이서를 제거하여 언더그라운드 비트 라인의 측벽을 드러낸다.
단계 150: n+ 폴리실리콘(2202) 또는 다른 금속 재료와 같은 전도성 재료를 증착하여 UGBL의 측벽에 접촉한 다음 n+ 폴리실리콘(2202)을 다시 에칭하여 n+ 폴리실리콘 플러그를 남긴다.
단계 152: 드레인 영역의 측벽을 나타내기 위해 산화물-8 층(1902)의 상단 부분을 제거한다.
단계 154: 드레인 영역 및 n+ 폴리실리콘(2202)과 접촉하도록 연결 재료를 성장시켜, 드레인 영역이 언더그라운드 비트 라인에 전기적으로 결합되도록 한다.
단계 156: 연결 재료 위에 절연 재료(예를 들어, 얇은 산화물-9 층(2502))를 성장시킨다.
단계 158: 다른 SOD 층(1804), 산화물-6 층(1608) 및 질화물-5 스페이서(1606)를 제거한 다음, n형 도펀트 주입을 이용하여 액세스 트랜지스터의 드레인 및 소스를 생성한다.
단계 160: 종료.
상기 제조 방법에 대한 자세한 설명은 다음과 같다. p형 실리콘 웨이퍼(즉, p형 기판(202))로 시작한다. 단계 102에서, 도 2a에 도시된 바와 같이, 패드-산화물 층(204)은 반도체 표면(208)(즉, 수평 실리콘 표면(horizontal silicon surface, HSS)) 위에 형성된 다음 패드-질화물 층(206)이 패드-산화물 층(204) 위에 증착된다.
단계 104에서, DRAM 셀 어레이의 활성 영역은 포토리소그래피 마스크 기술에 의해 정의될 수 있다. 도 2a에 도시된 바와 같이, DRAM 셀 어레이의 활성 영역은 패드-산화물 층(204) 및 패드-질화물 층(206)에 대응하고, 그에 따라 활성 영역 패턴 외부의 반도체 표면(208)이 노출된다. 활성 영역 패턴 외부의 반도체 표면(208)이 노출되기 때문에, 활성 영역 패턴 외부의 반도체 표면(208)에 대응하는 실리콘 재료의 부분은 이방성 에칭 기술에 의해 제거되어 트렌치(또는(운하(canal))(210)를 생성할 수 있다. 예를 들어, 트렌치(210)는 HSS 아래에서 250nm 깊이 일 수 있다.
단계 106에서, 산화물 층(214)이 증착되어 트렌치(210)를 완전히 채운 다음 산화물 층(214)이 에칭되어 트렌치(210) 내부의 STI가 HSS 아래에 형성된다. 또한, 도 2b는 도 2a에 대응하는 평면도이며, 여기서 도 2a는 도 2b에 도시된 X 방향을 따른 단면도이다. 또한, 도 2a에 도시된 바와 같이, 트렌치(210)가 HSS 아래 250nm 깊이인 경우 STI는 예를 들어 두께가 약 50nm이고 STI의 상부 표면은 HSS 아래 약 200nm 깊이이다.
단계 108에서, 도 3a에서, 트렌치(210)의 양 에지(즉, 상부 에지 및 하부 에지)를 따라 질화물-1 스페이서를 생성하기 위해 이방성 에칭에 의해 질화물-1 층이 증착되고 에칭된다. 단계 110에서, 도 3a에 도시된 바와 같이, STI-oxide1 층(304)은 트렌치(210)를 채우기 위해 STI 위의 트렌치(210)에 증착된다. 그런 다음, STI-oxide1 층(304)은 STI-oxide1 층(304)의 상부 표면을 패드 질화물 층(206)의 상부 표면만큼 높게 만들기 위해 CMP 기술에 의해 평탄화된다.
단계 112에서, 도 3a에 도시된 바와 같이, 트렌치(210)의 하부 에지를 따라 질화물-1 스페이서의 하부-에지 질화물-1 스페이서는 포토레지스트 층(306)을 통한 포토리소그래피 기술을 사용하여 보호되지만, 상부-에지 질화물-1 스페이서는 트렌치(210)의 상부 에지를 따라 있는 질화물-1 스페이서가 제거된다. 즉, 포토레지스트 층(306)이 STI-산화물 1 층(304) 및 패드-질화물 층(206) 위에 증착된 후, 상부-에지 질화물-1 스페이서 위의 포토레지스트 층(306)의 일부가 제거되지만 하부-에지 질화물-1 스페이서 위의 포토레지스트 층(306)의 일부는 유지되기 때문에, 하부-에지 질화물-1 스페이서는 보호될 수 있고 상부-에지 질화물-1 스페이서는 제거될 수 있다. 또한, 도 3b는 도 3a에 대응하는 평면도이며, 여기서 도 3a는 도 3b에 도시된 Y 방향의 절단선을 따른 단면도이다. 단계 114에서, 도 4에 도시된 바와 같이, 상부-에지 질화물-1 스페이서 및 포토레지스트 층(306)에 의해 덮이지 않은 STI-산화물 층(304)은 에칭 공정에 의해 에칭된다.
단계 116에서, 도 5에 도시된 바와 같이, 포토레지스트 층(306) 및 STI-산화물 1 층(304) 모두가 벗겨지고, 여기서 STI-산화물 1 층(304)은 열 산화물 및 일부 증착된 산화물보다 훨씬 더 높은 에칭 속도를 갖는다. 그런 다음, 산화물-1 층(502)은 트렌치(210)의 상부 에지를 덮도록 산화물-1 스페이서를 형성하기 위해 열적으로 성장되고, 여기서 산화물-1 층(502)은 패드-질화물 층(206) 위에 성장하지 않고, STI는 훨씬 더 얇은 산화물 층(산화물-1/STI 층(504)이라고 함)만이 그 위에 추가될 수 있다. 도 5에 도시된 바와 같이, 단계 116은 트렌치(210)의 2 개의 대칭 에지(상단 에지 및 하단 에지)에 각각 비대칭 스페이서(하부-에지 질화물-1 스페이서 및 산화물-1 스페이서)를 생성한다. 예를 들어, 산화물-1 스페이서의 두께는 4nm이고 하단 질화물-1 스페이서의 두께는 3nm이다. 다시 말해, 비대칭 스페이서는 활성 영역의 측벽을 따라 형성된다. (도 5에 도시된) 비대칭 스페이서의 구조 및 전술한 관련 단계는 트렌치 또는 운하(ASoSE)의 두 대칭 에지 상의 비대칭 스페이서로 명명된 본 발명의 첫 번째 핵심 특징이다.
단계 118에서, 도 6에 도시된 바와 같이, 금속층(602)(또는 후속 처리 조건을 유지해야 하는 전도성 재료)은 트렌치(210)를 완전히 채우기 위해 증착되고 CMP 기술에 의해 평탄화되어 금속층(602)의 상부 표면이 (도 6에 도시된) 패드-질화물 층(206)의 상부 표면에 동등하게 수평으로 되게 한다. 또한, 본 발명의 일 실시예에서, 금속층(602)은 W로 약칭되는 텅스텐일 수 있다.
단계 120에서, 도 7에 도시된 바와 같이, 포토레지스트 층(702)은 하부-에지 질화물-1 스페이서 및 산화물-1 스페이서 모두를 덮도록 증착되지만, 활성 영역의 단부에 대응하는 하부-에지 질화물-1 스페이서 및 산화물-1 스페이서의 두 에지를 노출하도록 증착된다.
단계 122에서, 도 8에 도시된 바와 같이, 산화물-1/STI 층(504)의 상부 표면이 노출되어 다중 전도성 라인(즉, 금속 층(602))이 분리될 때까지 활성 영역의 단부에 대응하는 금속 층(602)이 에칭된다.
단계 124에서, 도 9a에 도시된 바와 같이, 포토레지스트 층(702)이 제거된 후, 금속 층(602)은 다시 에칭되지만 트렌치(210) 내부에 적당한 두께만 남겨져 언더그라운드 비트 라인(902)을 형성하며, 여기서 언더그라운드 비트 라인(902)의 상부 표면은 훨씬 HSS보다 낮다(예를 들어, 언더그라운드 비트 라인(902)의 두께는 약 40nm이다). 또한, 도 9a에 도시된 바와 같이, 언더그라운드 비트 라인(902)은 STI의 상부 표면에 있고, 언더그라운드 비트 라인(902)의 양 측벽은 비대칭 스페이서, 즉 하부-에지 질화물-1 스페이서 및 산화물-1 스페이서에 의해 각각 경계를 이룬다. 또한, 도 9a는 도 9b에 도시된 Y 방향을 따른 단면도이다.
단계 126에서, 도 10에 도시된 바와 같이 (도 9b에 도시된 Y 방향을 따른 단면도), 산화물-2 층(1002)(CVD-STI-oxide2라고 함)은 언더그라운드 비트 라인(902) 위의 트렌치(210)를 채우기에 충분히 두꺼워야 하며, 그런 다음 CVD-STI-oxide2 층(1002)은 다시 연마되어 일부 부분을 확보하는데, 이 일부 부분은 패드-질화물 층(206)에 의해 경계를 이루는 패드-질화물 층(206)의 상부 표면만큼의 높이이며, 하부-에지 질화물-1 스페이서 및 산화물-1 스페이서 모두를 덮는다. 도 10에 도시된 바와 같이, 단계 126은 트렌치(210) 내부의 모든 절연체(즉, 절연 영역)에 의해 매립되고 경계가 설정된 언더그라운드 비트 라인(902)(즉, 상호 접속부)을 만들 수 있으며(나중에 언더그라운드 비트 라인(902)은 DRAM 셀 어레이의 액세스 트랜지스터의 드레인에 연결될 것이다), 이것은 절연체(UGBL)로 둘러싸인 언더그라운드 비트 라인으로 명명된다. UGBL은 본 발명의 두 번째 핵심 특징이다.
다음 설명에서는 DRAM 셀(1T1C 셀) 어레이의 액세스 트랜지스터와 워드 라인을 모두 형성하는 방법을 소개하고 워드 라인은 액세스 트랜지스터의 모든 관련 게이트를 자체 정렬 방식으로 동시에 연결하므로 게이트 라인과 워드 라인이 모두 텅스텐(W)과 같은 하나의 금속 본체로서 연결된다.
단계 128에서, 도 11a 도시된 바와 같이, 먼저, 두꺼운 산화물-3 층(1102), 두꺼운 질화물-2 층(1104) 및 패턴화된 포토레지스트(1106)가 증착된다. 그런 다음, 산화물-3 층(1102), 질화물-2 층(1104)의 불필요한 부분은 포토리소그래피 기술을 사용하여 제거된다. 트랜지스터/워드 라인 패턴은 산화물-3 층(1102)과 질화물-2 층(1104)의 복합 층에 의해 정의되며, 산화물-3 층(1102)과 질화물-2 층(1104)의 복합 층은 활성 영역의 방향에 수직인 방향으로 다중 스트라이프로 구성된다. 따라서, 도 11a 및 도 11b에 도시된 바와 같이, 액세스 트랜지스터를 정의하기 위한 세로(Y 방향) 스트라이프(산화물-3 층(1102) 및 질화물-2 층(1104)), 및 워드 라인 및 활성 영역(교차점 사각형)이 형성되고, 여기서 활성 영역(교차점 사각형)은 세로 스트라이프 사이의 교차점 공간에 위치하며, 도 11a는 도 11b에 도시된 X 방향에 따른 단면도이다.
도 11b에 도시된 바와 같이, 평면도는 패드-질화물 층(206) 및 패드-산화물 층(204) 위에 산화물-3 층(1102) 및 질화물-2 층(1104)의 세로 스트라이프가 있는 직물과 유사한 바둑판 패턴을 보여주며, (패드-질화물 층(206) 및 패드-산화물 층(204)에 의해 덮이는) 활성 영역 및 STI는 수평 방향(즉, 도 11b에 도시된 X 방향)에 있다. 활성 영역은 일종의 자체 정렬 기술에 의해 액세스 트랜지스터를 만들 수 있도록 한다. 하나의 처리 단계에서 액세스 트랜지스터의 게이트 및 워드 라인을 만드는 자체 정렬 구조를 만들기 위한 이러한 바둑판 직물 제안은 본 발명의 세 번째 핵심 특징이다.
단계 130에서, 도 12a에 도시된 바와 같이, 패드-질화물 층(206)은 에칭되지만 패드-산화물 층(204)은 유지되도록 포토레지스트 층(1106)이 유지되며, 도 12b에 도시된 바와 같이, 포토레지스트 층(1106) 및 패드-산화물 층(204) 모두가 제거된다. 결과적으로, HSS는 활성 영역 (도 11a 및 도 11b에 도시된 교차점 사각형)에 대응하는 교차점 사각형 영역 (도 12b에 도시됨)에 노출된다.
단계 132에서, 도 13에 도시된 바와 같이, 교차점 정사각형 영역에서 노출된 HSS는 이방성 에칭 기술에 의해 에칭되어 U-형 오목부를 생성하고, U-형 오목부는 액세스 트랜지스터의 U-형 채널(1302)을 위한 것이며, 예를 들어, U-형 오목부의 수직 깊이는 HSS에서 약 60nm가 될 수 있다. 액세스 트랜지스터의 U-형 오목부가 노출되기 때문에 채널 도핑 설계는 어느 정도 잘 설계된 붕소(p형 도펀트) 농도로 달성하여 후속 high-k 금속-게이트 구조 형성 후 액세스 트랜지스터의 원하는 임계 전압을 위해 U-형 오목한 채널(1302)을 도핑할 수 있다. 적합한 고유전율 절연체 층(1304)은 액세스 트랜지스터의 게이트 유전층으로서 형성되고, 고유전율 절연체 층(1304)의 두 에지의 상부 표면은 HSS보다 높다. 그 후 워드 라인 컨덕턴스에 적합하고 액세스 트랜지스터가 더 낮은 임계 전압을 갖도록 목표된 일 함수 성능을 달성할 수 있는 적절한 게이트 재료(1306)를 선택한다(적절한 게이트 재료를 선택하는 목표는 부스트된 워드 라인 전압 레벨을 가능한 한 낮게 유지하도록 줄이되 충분한 양의 전하가 커패시터로 복원되도록 하면서 한편으로 신호 감지를 위한 더 빠른 전하 전송을 촉진하는 데 충분한 장치 드라이브를 제공하는 것이다).
게이트 재료(1306)(즉, 적합한 게이트 재료)가 증착되고, 여기서 게이트 재료(1306)는 2 개의 인접한 세로 방향 스트라이프(산화물-3 층(1102) 및 질화물-2 층(1104)) 사이의 U-형 오목부(도 13에 도시됨)를 채우기에 충분히 두껍다. 그런 다음, 게이트 재료(1306)는 2 개의 인접한 세로 스트라이프(산화물-3 층(1102) 및 질화물-2 층(1104)) 사이에 끼워지는 세로(Y 방향) 워드 라인을 생성하도록 다시 에칭된다. 예를 들어, 게이트 재료(1306)는 적절한 채널 도핑 농도를 갖는 경우 액세스 트랜지스터의 원하는 더 낮은 임계 전압의 설계를 허용하는 고유전율 금속 게이트 구조를 형성하는 텅스텐(W)일 수 있다.
U-형 채널(1302)을 갖는 새로 제안된 액세스 트랜지스터(이하 U-트랜지스터라고 함)는 최신 매립형 워드 라인 설계에서 일반적으로 사용되는 오목한 트랜지스터와는 다르다. U-트랜지스터의 본체는 Y 방향(즉, 채널 폭 방향)을 따라 CVD-STI-oxide2에 의해 경계를 이루는 두 측면을 가지며 U-트랜지스터의 채널 길이는 U-형 채널(1302)의 드레인에 대응하는 한 측면 상의 U-형 채널(1302)의 한 에지의 깊이, U-형 채널(1302)의 바닥의 길이 및 U-트랜지스터의 소스에 대응하는 측면 상의 U-형 채널(1302)의 다른 에지의 깊이를 포함한다. 예를 들어, U-형 오목부의 수직 깊이가 약 60nm이고 U-형 오목부의 U 개구가 X 방향(즉, 채널 길이 방향)을 따라 약 7nm이면 U-트랜지스터의 총 채널 길이는 약 127nm이다. 대조적으로, 오목한 트랜지스터의 채널 길이는 오목한 트랜지스터의 게이트 재료가 어느 정도의 깊이로 오목하게 되는지와 오목한 트랜지스터의 소스와 드레인 접합이 어느 정도 깊이 형성되는지에 더 의존해야 한다.
U-트랜지스터와 오목한 트랜지스터의 구조 차이로 인해 U-트랜지스터의 채널 길이는 특히 U-트랜지스터의 채널 길이가 U-트랜지스터의 게이트 높이에 의존하지 않을 때 훨씬 더 잘 제어될 수 있다. 또한 HSS가 고정되어 있기 때문에 U-트랜지스터의 드레인 및 소스의 도펀트 농도 프로파일은 각각 U-트랜지스터의 드레인과 소스를 완성하는 방법에 관하여 후술되는 바와 관련하여 더 분명하게 밝혀지는 바와 같이 장치-설계-매개 변수 변동이 적으면서 훨씬 더 제어될 수 있다. 또한 인접한 2 개의 세로 스트라이프(산화물-3 층(1102)과 질화물-2 층(1104)) 사이의 자체 정렬에 의해 세로 방향으로 U-트랜지스터의 게이트와 워드 라인을 동시에 형성하는 방법은 워드 라인이 HSS 아래에 있지 않도록 하는 것이며, 여기서 워드 라인이 HSS 아래에 있지 않다는 것은 일반적으로 사용되는 매립형 워드 라인과는 매우 다른 디자인 및 성능 매개 변수를 나타낸다. 또한, 워드 라인(즉, 게이트 재료(1306))의 높이는 에칭-백 기술 (도 13에 도시됨)을 사용하여 복합 층(산화물-3 층(1102) 및 질화물-2 층(1104)으로 구성됨)의 높이보다 낮게 설계된다. 자체 정렬 방식으로 워드 라인에 연결된 U-트랜지스터의 게이트 구조 설계는 본 발명의 네 번째 핵심 특징이다.
단계 134에서, 도 14에 도시된 바와 같이, 질화물-3 층(1402)이 증착되고 산화물-4 층(1404)이 후속으로 증착되며, 여기서 질화물-3 층(1402) 및 산화물-4 층(1404)은 2 개의 인접한 세로 스트라이프(산화물-3 층(1102) 및 질화물-2 층(1104)) 사이의 공간을 채우기에 충분히 큰 총 두께로 적층된다. 그런 다음, 산화물-4 층(1404) 및 질화물-3 층(1402)은 산화물-4 층(1404) 및 질화물-3 층(1402)으로 구성된 복합 스택을 형성하기 위해 워드 라인(즉, 게이트 재료(1306)) 바로 위의 질화물-2 층(1104)의 상부 표면으로 평탄화되도록 다시 에칭된다(또는 다시 연마된다).
단계 136에서, 도 15에 도시된 바와 같이, 질화물-2 층(1104)은 이방성 에칭 기술에 의해 에칭 제거되고 산화물-4 층(1404)/질화물-3 층(1402)은 워드 라인 위에 남는다. 그런 다음, 산화물-3 층(1102)은 또한 이방성 에칭에 의해 에칭되어 패드-질화물 층(206)을 노출시킨다. 게이트 구조(예를 들어, 산화물-4 층(1404)/질화물-3 층(1402)/게이트 재료(1306))는 U-형 오목부 내부의 U-트랜지스터의 게이트와 길이 방향(즉, Y 방향)의 워드 라인 모두에 대해 달성된다.
단계 138에서, 도 16에 도시된 바와 같이, 패드-질화물 층(206)은 패드-산화물 층(204)을 떠나기 위해 모든 곳에서 제거된다. CVD-STI-산화물 2(즉, 산화물-2 층(1002))는 패드-산화물 층(204)의 상부 표면에서 수평이 되도록 에칭된다.
단계 140에서, 도 16에 도시된 바와 같이, 질화물-4 층(1602)은 잘 설계된 적절한 두께를 갖는 질화물-4 스페이서를 생성하기 위해 이방성 에칭 기술에 의해 증착되고 에칭된다. 그런 다음, 산화물-5 층(1604)은 산화물-5 스페이서를 생성하기 위해 이방성 에칭 기술에 의해 증착되고 에칭된다. 그런 다음, 질화물-5 층(1606)은 질화물-5 스페이서를 생성하기 위해 이방성 에칭 기술에 의해 증착되고 에칭된다. 그런 다음, 산화물-6 층(1608)이 도 16에 도시된 전체 표면 위에 증착된다. 따라서 요약하면, 산화물-6 층(1608)은 질화물-5 스페이서 외부에 있고, 질화물-5 스페이서는 산화물-5 스페이서 외부에 있으며, 산화물-5 스페이서는 질화물-4 스페이서 외부에 있으며, 상기 언급된 모든 스페이서는 게이트 구조(예를 들어, 산화물-4 층(1404)/질화물-3 층(1402)/게이트 재료(1306))를 따라 둘러싸고있다.
도 16 및 도 17에 도시된 바와 같이, DRAM 셀 어레이를 워드 라인과 비트 라인으로 설명하는 편의와 명확성을 위해 중앙에 위치하는 워드 라인은 워드 라인-1(액세스 트랜지스터 AQ1에 해당)로 레이블을 붙이고, 워드 라인-1의 왼쪽 옆의 워드 라인은 워드 라인-2(액세스 트랜지스터 AQ1의 왼쪽 옆에 있는 액세스 트랜지스터 AQ2에 해당)로 레이블을 붙이고, 그리고 패드-산화물 층(204)에 의해 여전히 커버되는 워드 라인-1과 워드 라인-2 사이의 드레인 영역(드레인-1 및 드레인-2)은 액세스 트랜지스터(AQ1)의 드레인 및 액세스 트랜지스터(AQ2)의 드레인을 위해 예약된다. 워드 라인-1의 오른쪽 옆에 있는 워드 라인은 워드 라인-3(액세스 트랜지스터 AQ1의 오른쪽 옆에 있는 액세스 트랜지스터 AQ3에 해당)으로 레이블을 붙이고 패드 산화물 층(204)에 의해 여전히 커버되는 워드 라인-1과 워드 라인-3 사이의 소스 영역(소스-1 및 소스-3)은 액세스 트랜지스터 AQ1의 소스 및 우측 액세스 트랜지스터 AQ3의 소스를 위해 예약된다. 또한, 워드 라인-1 및 액세스 트랜지스터 AQ1을 예로 들어 보면, 도 16에 도시된 바와 같이, 워드 라인 1은 액세스 트랜지스터 AQ1의 게이트 구조에 분명히 연결되며, 여기서 워드 라인 1은 p형 기판(202)의 반도체 표면(208) 위의 상단 부분을 포함하고 워드 라인 1의 상단 부분의 측벽은 분명히 게이트 구조의 측벽과 정렬된다.
단계 142에서, 도 17에 도시된 바와 같이, 스핀-온 유전체(SOD)(1702)가 증착되고, 여기서 SOD(1702)는 워드 라인 사이의 공석(드레인 영역 및 소스 영역에 해당)을 채우기에 충분히 두껍고 SOD(1702)는 CMP 기술에 의해 산화물-4 층(1404)의 상부 표면과 평평한 레벨로 연마된다. 또한, 산화물-6 층(1608) 역시 산화물-6 층(1608)의 상부 표면이 산화물-4 층(1404)의 상부 표면과 균등하게 평평하게 되도록 연마된다. 포토레지스트는 드레인 영역(드레인-1 및 드레인-2)에 대응하는 SOD(1702)를 커버하기 위해, 그리고 후속 프로세스를 위해 소스 영역(소스-1 및 소스-3)에 대응하는 SOD(1702)를 노출시키기 위해 평평한 표면 상에 증착된다. 그런 다음, 워드 라인을 둘러싸는 산화물-6 층(1608)은 소스 영역(소스-1 및 소스-3)에 대응하는 SOD(1702)를 제거하기 위한 자체 정렬 마스크로서 작용할 수 있고, 패드-산화물 층(204)은 소스 영역의 중심이 에칭되어 HSS를 노출한다. 그런 다음, 도 17에 도시된 바와 같이, HSS-1/3에 대응하는 실리콘 재료를 이방성 에칭에 의해 파고 제거하여 홀-1/3(예를 들어, 140nm 깊이)를 생성하며, 이 홀-1/3은 2 개의 반대 측에서 하부-에지 질화물-1 스페이서와 산화물-1 스페이서 및 다른 2 개의 반대 측에서 p형 기판(202)에 의해 각각 둘러싸인다.
도 17에 도시된 바와 같이, 워드 라인-1과 워드 라인-2 사이의 HSS(HSS-1/2라고 함)는 드레인-1(즉, 액세스 트랜지스터 AQ1의 드레인)과 드레인-2(즉, 액세스 트랜지스터 AQ2의 드레인)의 위치로 사용될 것이고, 또한 액세스 트랜지스터 AQ1, AQ2를 UGBL에 수직으로 연결하기 위한 위치로 사용될 것이다. 또한, 워드 라인-1과 워드 라인-3 사이의 HSS(HSS-1/3이라고 함)는 소스-1(즉, 액세스 트랜지스터 AQ1의 소스)과 소스-3(즉, 액세스 트랜지스터 AQ3의 소스)에 사용될 것이지만, 소스-1과 소스-3은 분리되어 있으며 소스-1로 연결할 수 없으며 소스-3은 추가 셀 스토리지 노드 CSN1, CSN3에 각각 연결될 것이다. 또한, SOD를 사용하는 것은 SOD가 기존의 다른 재료를 손상시키지 않고 제거될 수 있는 매우 높은 에칭 레이트를 가지고 있고 SOD는 포토레지스트 이외의 다른 열 공정에 내성이 있기 때문이다. 원하는 패턴이 SOD(1702)로 전송되어 불필요한 포토레지스트가 모두 제거되고 따라서 SOD(1702)가 도 17에 도시된 것처럼 평탄화된다.
단계 144에서, 도 18에 도시된 바와 같이, 산화물-7 층(1802)이 증착되고, 산화물-7 층(1802)은 홀-1/3을 채우기에 충분히 두껍고 HSS 위의 모든 산화물-7 층(1802)은 등방성 에칭에 의해 정확하게 제거되지만 HSS의 평평한 표면으로 홀-1/3을 채우기 위해 새로 형성된 산화물-7-수직-격리(oxide-7-vertical-isolation)를 남긴다. 그런 다음, 또 다른 SOD 층(1804)이 증착되고, 여기서 SOD 층(1804)은 홀-1/3에 산화물-7 층(1802)의 상부 표면을 채우기에 충분히 두껍고, SOD 층(1804)의 상부 SOD 재료는 다른 SOD 층(1804)의 상부 표면이 산화물-4 층(1404)의 상부 표면만큼 높이 평탄화될 때까지 CMP 기술에 의해 제거된다.
단계 146에서, 도 19에 도시된 바와 같이, 패터닝된 포토레지스트가 증착되어 소스 영역에 대응하는 영역을 덮고 드레인 영역을 위해 예약된 영역을 노출시킨다. 그런 다음, 홀-1/2의 SOD(1702) 및 그 아래의 패드-산화물 층(204)이 제거되어 HSS가 노출된다. 그런 다음 HSS-1/2에 대응하는 실리콘 재료를 이방성 에칭에 의해 파고 제거하여 홀-1/2(예를 들어, 200nm 깊이)를 생성하며, 이 홀-1/2은 각각 p형 기판(202)의 두 대향면, 하부-에지 질화물-1 스페이서에 의한 제3 측면 및 산화물-1 스페이서에 의한 제4 측면으로 물리적으로 둘러싸이며, 여기서 제3 측면 및 제4 측면은 모두 CVD-STI-산화물 2에 의해 외부에 추가로 경계를 이룬다. 그런 다음, 포토레지스트를 제거하고 산화물-8 층(1902)을 열 성장시켜 홀-1/2의 4 개의 측벽의 3 개의 내부 측벽 및 홀-1/2의 바닥을 덮고, 여기서 3 개의 내부 측벽과는 다른 측벽은 하부-에지 질화물-1 스페이서로 덮여 있다. 도 20은 홀-1/2의 중심을 따라 연장되고 X 방향에 수직인 Y2 방향을 따른 DRAM 셀 어레이의 단면도를 도시한 도면이며, 도 20에 도시된 바와 같이, 활성 영역은 CVD-STI-oxide2, 비트 라인(UGBL), 산화물-1 스페이서 및 하부-에지 질화물-1 스페이서에 의해 샌드위치된다.
단계 148에서, 도 21에 도시된 바와 같이, 홀-1/2 내부의 다른 측벽에 있는 하부-에지 질화물-1 스페이서는 등방성 에칭 기술에 의해 제거된다(하부 에지 질화물-1 스페이서가 너무 얇아 등방성 에칭 기술이 HSS 위의 다른 구조를 손상시키지 않아야 하기 때문에 산화물-6 층(1608)은 질화물-5 스페이서(질화물-5 층(1606)에 대응하는)에 대한 우수한 보호이고, 홀-1/2 내부의 산화물-8 층(1902)을 제거해서는 안 된다).
단계 150에서, 도 22에 도시된 바와 같이, 매우 고농도로 도핑된 n+ 폴리실리콘(2202)이 증착되고, 여기서 n+ 폴리실리콘 또는 텅스텐(W)(2202)은 홀-1/2를 채울 만큼 충분히 두꺼워서 위의 평평한 표면을 형성하고 그런 다음 HSS 위의 모든 n+ 폴리실리콘 (또는 텅스텐)은 등방성 에칭에 의해 제거되어 n+ 폴리실리콘 (또는 텅스텐) 플러그가 홀-1/2 내부에 남게 된다. 도 22에 도시된 바와 같이, n+ 폴리실리콘 (또는 텅스텐) 플러그는 n+ 폴리실리콘 (또는 텅스텐) 플러그의 측벽에서 홀-1/2 내부의 UGBL 측벽까지 UGBL에 연결되며, 이러한 연결은 본 발명의 다섯 번째 핵심 특성이며, n+ 폴리실리콘 (또는 텅스텐) 플러그와 UGBL은 모두 측벽 자체 정렬 방식으로 연결되는 전도성 재료이지만 p형 기판(202)으로부터 산화물-8 층(1902)에 의해 완전히 격리된 상태로 유지된다.
단계 152에서, 도 23에 도시된 바와 같이, 상부 산화물-8 층(1902)은 홀-1/2 내부에 산화물-8 스페이서를 생성하기 위해 이방성 에칭 기술을 통해 (HSS 아래 20nm 높이와 같은) 적절한 양만큼 제거되며, 여기서 산화물-8 스페이서는 n+ 폴리실리콘 (또는 텅스텐) 플러그보다 높이가 낮다(예를 들어, HSS에서 약 20nm).
단계 154에서, 도 24a에 도시된 바와 같이, n+ 폴리실리콘 플러그를 예로 사용하면 n+ 폴리실리콘 플러그와 선택적 에피택시 성장(SEG) 기술이 제공하는 실리콘 시드(silicon seed)를 사용하여 n+ 폴리실리콘 재료의 얇은 층을 성장시켜 넥 타입(neck-type) 주변 전도성 n+ 폴리실리콘(즉, n+ 폴리실리콘 재료의 얇은 층)은 홀-1/2의 두 측면에 있는 HSS에 액세스 트랜지스터 AQ1, AQ2의 드레인-1 및 드레인-2로 각각 연결되고 또한 UGBL과 액세스 트랜지스터(AQ1, AQ2) 사이의 전도성 브리지 콘택트로 연결되며, 여기서 넥 타입 주변 전도성 n+ 폴리실리콘은 또한 n+ 칼라(collar)로 명명된다. 그런 다음, 단계 156에서, 도 25a에 도시된 바와 같이, 얇은 산화물-9 층(2502)(즉, 격리 캡)은 HSS-1/2를 덮지만 기존의 n+ 칼라가 액세스 트랜지스터(AQ1)의 드레인-1 및 액세스 트랜지스터(AQ2)의 드레인-2가 되도록 (또는 접촉하도록) n+ 폴리실리콘 플러그 위에 국부적으로 열 성장한다. UGBL과 드레인-1(드레인-2) 사이에 밑줄이 그어진 브리지 콘택트를 만드는 상기 연결 방법은 본 발명의 여섯 번째 핵심 특징이며, 드레인-1과 드레인-2는 산화물로 덮인 n+ 드레인이다.
또한, 도 24b를 참조한다. 도 24b는 본 발명의 다른 실시예에 따른 액세스 트랜지스터 AQ1(또는 액세스 트랜지스터 AQ2의 드레인-2)의 수직 연결(브리지) 및 드레인-1을 구현하는 또 다른 방법 및 이들이 UGBL에 연결되는 방법을 나타내는 도면이다. 구멍-1/2 내부에 n+ 폴리실리콘 층(2202)을 증착하는 대신, 산화물-8 층(1902)을 열적으로 성장시키고 구멍-1/2 내의 하부 에지 질화물-1 스페이서를 제거하기 위해 위에서 설명된 프로세스를 수행함으로써, 두꺼운 텅스텐 또는 기타 금속 재료 층이 (증착 또는 다른 방법으로) 생성되어 구멍-1/2를 채운 다음 구멍-1/2내부에 플러그(W-2 플러그라고 함)를 남기기 위해 다시 에칭된다. W-2 플러그는 하부 에지 질화물-1 스페이서로 덮인 홀-1/2의 측벽에 있는 개구부를 통해 UGBL과 연결된다. W-2 플러그의 높이는 HSS에서 잘 설계된 거리(예를 들어, 약 20nm)만큼 HSS보다 낮다. 홀-1/2 내에 있지만 W-2 플러그에 의해 덮이지 않은 산화물-8 층(1902)의 노출된 부분은 이방성 에칭 기술에 의해 제거된다. 그런 다음, n+ 폴리실리콘 층(2402)이 증착되어 홀-1/2를 채운 다음 HSS로 평탄하게 지도록 다시 에칭되어, 넥 타입 주변 전도성 n+ 폴리실리콘(n+ 칼라로 명명됨)이 액세스 트랜지스터 AQ1, AQ2의 드레인-1 및 드레인-2로서 홀-1/2의 두 측면에 있는 HSS에 각각 연결되고, 또한 UGBL과 액세스 트랜지스터 AQ1, AQ2 사이의 전도성 브리지 콘택트에 연결된다. 그런 다음, 도 25b에 도시된 바와 같이, 얇은 산화물-9 층(2502)은 HSS-1/2를 덮지만 기존의 n+ 칼라는 액세스 트랜지스터 AQ1의 드레인-1 및 액세스 트랜지스터 AQ2의 드레인-2이 되도록 남도록 W-2 플러그 위에 국부적으로 열적으로 성장시킨다.
UGBL을 n형 도핑 또는 p형 도핑 드레인 또는 소스와 각각 연결하는 W-2 플러그를 사용하는 이점은 다음과 같다: (1) 보완 금속 산화물 반도체(complementary metal-oxide-semiconductor, CMOS) 기술에서 n형 금속 산화물 반도체(n-type metal-oxide-semiconductor, NMOS) 장치의 제1 전도성 영역(즉, 드레인)과 p형 금속 산화물 반도체(p-type metal-oxide-semiconductor, PMOS) 장치의 제2 전도성 영역(즉, 드레인)을 모두 연결하는 데 동일한 유형의 수직 브리지 재료를 사용할 수 있다; 그리고 (2) W-2 플러그와 UGBL 간의 접촉은 동일한 재료를 사용하기 때문에 저항이 낮아야 한다.
단계 158에서, 도 26에 도시된 바와 같이, 산화물-6 층(1608) 및 질화물-5 스페이서가 제거된 다음, 패드-산화물 층(204)을 통한 n형 도펀트 주입은 p형 기판(202)에 대한 n-p 접합으로 드레인 및 소스(즉, 액세스 트랜지스터 AQ1의 드레인-1 및 소스-1, 액세스 트랜지스터 AQ2의 드레인-2 및 액세스 트랜지스터 AQ3의 소스-3) 모두를 생성하는 데 사용될 수 있다. 또한, 급속 열 어닐링(rapid thermal annealing, RTA) 처리 단계는 이온 주입으로 인한 결함을 제거하기 위해 n형 도펀트를 활성화하는 데 필요할 수 있다. 또한, 산화물-5 스페이서 및 질화물-4 스페이서 아래에 n형 저농도 도핑 드레인(NLDD)을 형성할 수 있다.
도 27 및 도 28은 각각 DRAM 셀 어레이의 단면 및 평면도를 도시하는 다이어그램이다. 도 27 및 도 28에 도시된 바와 같이, 자체-정렬 정렬된 수직 커넥터를 통해 액세스 트랜지스터(예를 들어, 액세스 트랜지스터 AQ1 및 액세스 트랜지스터 AQ2)의 드레인(예를 들어, 드레인-1 및 드레인-2) 연결되는 언더그라운드 상호 접속을 달성하는 원리가 도시된다. 또한 소스-1과 소스-3은 각각 커패시터(2602, 2604)에 연결되며, 일반적으로 사용되는 스택 커패시터 또는 트렌치 커패시터를 만드는 방법을 사용하여 커패시터(2602, 2604)를 생성하여 DRAM 셀 어레이의 1T1C 셀을 완성할 수 있다. 또한, 도 20을 참조할 수 있는 Y2 방향을 따라 도 28의 DRAM 셀 어레이의 단면도는 UGBL의 위치를 보여줄 수 있다. 또한, DRAM 셀 어레이에 포함된 다른 트랜지스터는 신호 라인 (도 28에 도시되지 않으며, 예를 들어 전압 소스 또는 접지 소스에 연결된 전력 라인)에 전기적으로 결합될 수 있으며, 여기서 신호 라인은 HSS 아래에 분포되고 UGBL과 분리되어 있으며, HSS와 UGBL의 상부 표면 사이의 거리는 HSS와 신호 라인의 상부 표면 사이의 거리와는 다르다.
유사하게, 전술한 원리를 사용함으로써, 다른 많은 메모리 셀 또는 장치 구조체는 동일한 다이의 모든 곳으로 효과적인 언더그라운드 연결을 통해 액세스 트랜지스터 AQ1, AQ2를 연결함으로써 원하는 기능을 수행하기 위해 이러한 UGBL 및/또는 이러한 자체-정렬 연결된 게이트 및 워드 라인 구조를 사용하는 것을 고려할 수 있다. p형 실리콘 기판(202)에서 이러한 잘 격리된 상호 접속부/와이어는 fin 전계 효과 트랜지스터(fin field-effect transistor, FinFET), Tri-gate 및 평면 트랜지스터 등과 같은 다른 유형의 트랜지스터에도 적용될 수 있다.
요약하면, 본 발명은 트랜지스터 표면 위의 상호 접속부만을 사용하는 것 외에도 실리콘 기판 내부의 바닥면으로부터 트랜지스터를 연결할 수 있도록 실리콘 표면 아래에 잘 격리된 상호 접속부/와이어를 도입한다.
당업자는 본 발명의 교시를 유지하면서 장치 및 방법에 대해 수많은 수정 및 변경이 이루어질 수 있음을 쉽게 알 수 있을 것이다. 따라서, 상기 개시는 첨부된 청구 범위의 범위와 범위에 의해서만 제한되는 것으로 해석되어야 한다.

Claims (29)

  1. 반도체 장치 구조체로서,
    실리콘 표면을 가진 실리콘 기판;
    게이트 구조, 제1 전도성 영역, 제2 전도성 영역, 및 상기 실리콘 표면 아래의 채널을 포함하는 트랜지스터; 및
    상기 트랜지스터를 넘어 연장하고 상기 트랜지스터의 제1 전도성 영역에 결합된 상호 접속부
    를 포함하며;
    상기 상호 접속부는 상기 실리콘 표면 아래에 배치되고 격리 영역에 의해 상기 실리콘 기판으로부터 격리되는, 반도체 장치 구조체.
  2. 제1항에 있어서,
    다른 트랜지스터 및 상기 다른 트랜지스터에 전기적으로 결합된 신호 라인을 더 포함하고, 상기 신호 라인은 상기 실리콘 표면 아래에 분포되고 상기 상호 접속부로부터 분리되는, 반도체 장치 구조체.
  3. 제2항에 있어서,
    상기 실리콘 표면과 상기 상호 접속부의 상부 표면 사이의 거리는 상기 실리콘 표면과 상기 신호 라인의 상부 표면 사이의 거리와 다른, 반도체 장치 구조체.
  4. 제2항에 있어서,
    다른 트랜지스터 및 상기 다른 트랜지스터에 전기적으로 결합된 전력선(power line)을 더 포함하고, 상기 전력선은 상기 실리콘 표면 아래에 분포되고 상기 상호 접속부로부터 분리되는, 반도체 장치 구조체.
  5. 제4항에 있어서,
    상기 전력선은 전압 소스 또는 접지 소스에 결합되는, 반도체 장치 구조체.
  6. 반도체 장치 구조체로서,
    실리콘 표면을 가진 실리콘 기판;
    게이트 구조, 제1 전도성 영역, 제2 전도성 영역, 및 상기 실리콘 표면 아래의 채널을 포함하는 트랜지스터; 및
    상기 트랜지스터를 넘어 연장하고 상기 트랜지스터의 게이트 구조에 결합된 상호 접속부;
    상기 상호 접속부는 실리콘 표면 위에 있는 상단 부분을 포함하고, 상기 상호 접속부의 상단 부분의 측벽은 상기 게이트 구조의 측벽과 정렬되는, 반도체 장치 구조체.
  7. 제6항에 있어서,
    상기 게이트 구조의 제1 측면을 덮고 상기 실리콘 표면 위에 위치하는 제1 스페이서; 및
    상기 게이트 구조의 제2 측면을 덮고 상기 실리콘 표면 위에 위치하는 제2 스페이서
    를 더 포함하는 반도체 장치 구조체.
  8. 제7항에 있어서,
    상기 제1 스페이서는 상기 상호 접속부의 상단 부분의 측벽에 접하는, 반도체 장치 구조체.
  9. 제7항에 있어서,
    상기 제1 스페이서, 상기 제2 스페이서 및 상기 게이트 구조 아래에 배치된 유전체 층을 더 포함하는 반도체 장치 구조체.
  10. 제9항에 있어서,
    상기 게이트 구조의 적어도 일부는 상기 실리콘 표면으로부터 아래로 연장하고, 상기 채널의 적어도 일부는 상기 유전체 층의 바닥 아래에 위치하여 바닥을 따라 연장하는, 반도체 장치 구조체.
  11. 반도체 장치 구조체로서,
    실리콘 표면을 가진 실리콘 기판;
    게이트 구조, 제1 전도성 영역, 제2 전도성 영역, 및 상기 실리콘 표면 아래의 채널을 포함하는 트랜지스터; 및
    상기 트랜지스터를 넘어 연장하고 브리지 콘택트(bridge contact)를 통해 상기 트랜지스터의 제1 전도성 영역에 전기적으로 결합되는 상호 접속부
    를 포함하고,
    상기 브리지 콘택트의 제1 측벽은 상기 제1 전도성 영역의 에지와 정렬되고, 상기 브리지 콘택트의 제2 측벽은 상기 상호 접속부의 에지와 정렬되는, 반도체 장치 구조체.
  12. 제11항에 있어서,
    상기 브리지 콘택트는 상단 부분 및 하단 부분을 포함하고, 상기 브리지 콘택트의 상단 부분은 상기 실리콘 기판에 접하고, 상기 하단 부분은 상기 실리콘 기판으로부터 분리되는, 반도체 장치 구조체.
  13. 제12항에 있어서,
    제1 격리 층이 적어도 상기 제1 측벽, 상기 제2 측벽 및 상기 브리지 콘택트의 하단 부분의 바닥을 덮는, 반도체 장치 구조체.
  14. 제13항에 있어서,
    상기 제1 격리 층은 상기 브리지 콘택트의 하단 부분의 제3 측벽을 더 덮고, 상기 브리지 콘택트의 하단 부분의 제4 측벽을 제2 격리 층이 더 덮고, 상기 하단 부분의 제3 측벽은 상기 하단 부분의 제4 측벽에 실질적으로 평행하며, 상기 제2 격리 층의 폭은 상기 제1 격리 층의 폭과 다른, 반도체 장치 구조체.
  15. 제12항에 있어서,
    상기 상호 접속부는 상기 실리콘 표면 아래에 배치되고, 상기 브리지 콘택트의 하단 부분은 상호 접속부에 접하는, 반도체 장치 구조체.
  16. 반도체 장치 구조체로서,
    실리콘 표면을 가진 실리콘 기판;
    게이트 구조, 제1 전도성 영역, 제2 전도성 영역 및 상기 실리콘 표면 아래의 채널을 포함하는 제1 트랜지스터; 및
    브리지 콘택트를 통해 상기 제1 트랜지스터의 제1 전도성 영역에 전기적으로 결합된 상호 접속부
    를 포함하며,
    상기 상호 접속부는 상기 실리콘 표면 아래에 위치되고, 상기 브리지 콘택트를 격리하기 위해 상기 브리지 콘택트에 격리 캡이 배치되고,
    상기 브리지 콘택트는 상단 부분 및 하단 부분을 포함하고, 상기 브리지 콘택트의 하단 부분의 적어도 제1 측벽은 격리 층에 접하고, 상기 격리 캡의 에지는 상기 격리 층의 에지와 정렬되는, 반도체 장치 구조체.
  17. 제16항에 있어서,
    상기 제1 전도성 영역과 상기 제1 트랜지스터의 게이트 구조 사이에 배치된 제1 스페이서를 더 포함하고, 상기 격리 캡은 상기 제1 트랜지스터의 상기 제1 전도성 영역과 접촉하는, 반도체 장치 구조체.
  18. 제17항에 있어서,
    상기 제1 트랜지스터 옆에 제2 트랜지스터를 더 포함하고, 상기 제2 트랜지스터는 게이트 구조, 제1 전도성 영역 및 제2 전도성 영역을 포함하고, 상기 제2 트랜지스터의 제1 전도성 영역은 상기 격리 캡과 접촉하고 상기 브리지 콘택트를 통해 상기 상호 접속부에 전기적으로 결합되는, 반도체 장치 구조체.
  19. 제18항에 있어서,
    상기 제1 트랜지스터 옆에 제3 트랜지스터를 더 포함하고, 상기 제3 트랜지스터는 게이트 구조, 제1 전도성 영역 및 제2 전도성 영역을 포함하고, 상기 제3 트랜지스터의 제2 전도성 영역은 상기 제1 트랜지스터의 제2 전도성 영역으로부터 격리되는, 반도체 장치 구조체.
  20. 삭제
  21. 삭제
  22. 반도체 장치 구조체로서,
    실리콘 표면을 가진 실리콘 기판;
    상기 실리콘 표면 아래에 배치된 제1 상호 접속부; 및
    상기 실리콘 표면 아래에 배치된 제2 상호 접속부
    를 포함하며,
    상기 실리콘 표면으로부터의 상기 제1 상호 접속부의 깊이는 상기 실리콘 표면으로부터 상기 제2 상호 접속부의 깊이와 실질적으로 동일하고, 상기 제1 상호 접속부는 상기 제2 상호 접속부로부터 분리되는, 반도체 장치 구조체.
  23. 제22항에 있어서,
    상기 제1 상호 접속부의 재료는 상기 제2 상호 접속부의 재료와 동일한, 반도체 장치 구조체.
  24. 반도체 장치 구조체로서,
    실리콘 표면을 가진 실리콘 기판;
    게이트 구조, 제1 전도성 영역, 제2 전도성 영역 및 상기 실리콘 표면 아래의 채널을 포함하는 제1 트랜지스터;
    상단 부분 및 하단 부분을 포함하는 브리지 콘택트 - 상기 브리지 콘택트는 상기 제1 트랜지스터의 상기 제1 전도성 영역에 전기적으로 결합됨 - ; 및
    상기 실리콘 표면 아래에 위치하고 상기 브리지 콘택트의 하단 부분과 접촉하는 상호 접속부
    를 포함하는 반도체 장치 구조체.
  25. 제24항에 있어서,
    상기 제1 트랜지스터는 n형 금속 산화물 반도체(n-type metal-oxide-semiconductor, NMOS) 트랜지스터이고 상기 제1 전도성 영역은 n+ 도핑 영역을 포함하는, 반도체 장치 구조체.
  26. 제24항에 있어서,
    상기 제1 트랜지스터는 p형 금속 산화물 반도체(p-type metal-oxide-semiconductorPMOS) 트랜지스터이고 상기 제1 전도성 영역은 p+ 도핑 영역을 포함하는, 반도체 장치 구조체.
  27. 반도체 장치 구조체로서,
    실리콘 표면을 가진 실리콘 기판;
    게이트 구조, 제1 전도성 영역 및 상기 실리콘 표면 아래의 제1 채널을 포함하는 n형 금속 산화물 반도체(n-type metal-oxide-semiconductor, NMOS) 트랜지스터;
    게이트 구조, 제2 전도성 영역 및 상기 실리콘 표면 아래의 제2 채널을 포함하는 p형 금속 산화물 반도체(p-type metal-oxide-semiconductor, PMOS) 트랜지스터;
    상단 부분 및 하단 부분을 포함하는 브리지 콘택트- 상기 브리지 콘택트는 상기 NMOS 트랜지스터의 제1 전도성 영역에 전기적으로 결합되고 상기 PMOS 트랜지스터의 제2 전도성 영역에 전기적으로 결합됨 - ; 및
    상기 실리콘 표면 아래에 위치하고 상기 브리지 콘택트의 하단 부분과 접촉하는 상호 접속부
    를 포함하는 반도체 장치 구조체.
  28. 제27항에 있어서,
    상기 NMOS 트랜지스터의 제1 전도성 영역은 n+ 도핑 영역을 포함하고 상기 PMOS 트랜지스터의 제2 전도성 영역은 p+ 도핑 영역을 포함하는, 반도체 장치 구조체.
  29. 제27항에 있어서,
    상기 브리지 콘택트의 재료는 상호 접속부의 재료와 동일한, 반도체 장치 구조체.
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